特許

J-GLOBAL ID：200903039525081310

半導体装置

発明者： 安部 浩平
出願人/特許権者： 株式会社東芝
代理人 (2件)： 日向寺 雅彦 ,  竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2006-249180
公開番号（公開出願番号）：特開2008-071931
出願日： 2006年09月14日
公開日（公表日）： 2008年03月27日
要約：

【課題】大容量キャパシタが必要な半導体集積回路を搭載する半導体チップのチップサイズを小さくできる構造の半導体装置を提供する。【解決手段】素子形成領域及び該素子形成領域を囲んで形成された周辺領域を有する半導体チップ1と、前記半導体チップ1の前記周辺領域上に同心円状に形成され、且つ複数の金属層を積み上げて形成された複数の金属リング12(121〜123)とを具備し、前記金属リング12のうち隣接する1対の金属リングは、互いに対向する一対の電極として所定の電位差を有するキャパシタを構成している。従来回路構成に用いられない信頼性強化のために用いられる金属リングをキャパシタに利用するので、大容量キャパシタが必要な半導体集積回路を搭載する半導体チップのチップサイズを小さくすることができる。【選択図】図2

請求項（抜粋）：

素子形成領域及び該素子形成領域を囲む周辺領域を有する半導体チップと、 前記半導体チップの前記周辺領域上に同心円状に形成され、且つ複数の金属層を積み上げて形成された複数の金属リングとを具備し、 前記金属リングのうち隣接する1対の金属リングは、互いに対向する一対の電極として所定の電位差を有するキャパシタを構成していることを特徴とする半導体装置。

IPC (4件)：

H01L 21/822 ,  H01L 27/04 ,  H01L 21/320 ,  H01L 23/52

FI (2件)：

H01L27/04 C ,  H01L21/88 S

Fターム (15件)：

5F033UU04 ,  5F033VV00 ,  5F033VV05 ,  5F033VV10 ,  5F033XX17 ,  5F033XX18 ,  5F038AC05 ,  5F038AC14 ,  5F038BH03 ,  5F038BH09 ,  5F038CA05 ,  5F038CD02 ,  5F038CD13 ,  5F038CD14 ,  5F038EZ20

引用特許：

出願人引用 (1件)

• スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
  公報種別：公開公報   出願番号：特願2002-021833   出願人：株式会社リコー