特許

J-GLOBAL ID：200903039556951127

半導体装置の製造方法

発明者： 成瀬 孝好 ,  氷見 啓明
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-326931
公開番号（公開出願番号）：特開2001-144273
出願日： 1999年11月17日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】 SOI基板において確実にゲッタリング効果が得られるようにする。【解決手段】 シリコン基板からなる素子形成用ウェハ2を用意し、このウェハ2の一面側にn+型層4を形成する。そして、素子形成用ウェハ2のうち、n+型層4が形成された側の表面に、サンドブラスト法にて結晶欠陥を形成し、ゲッタリング層5を構成する。続いて、支持ウェハ1を用意し、支持ウェハ1の一面側に酸化膜3を形成したのち、酸化膜3とゲッタリング層5とが向かい合うように、素子形成用ウェハ2と支持ウェハ1とを貼り合わせる。このように、素子形成用ウェハ2のうちn+型層4が形成された側の表面に直接結晶欠陥を形成することにより、確実にゲッタリング層5を構成することができる。これにより、確実にゲッタリング効果を得ることができ、素子形成用ウェハ2の上に形成されるゲート酸化膜の膜質を良好にすることができる。

請求項（抜粋）：

シリコン基板からなり、一面側に第1導電型層(4)が形成されている素子形成用ウェハ(2)を用意する工程と、前記素子形成用ウェハのうち、前記第1導電型層が形成された側の表面に結晶欠陥を形成することによってゲッタリング層(5)を構成する工程と、支持ウェハ(1)を用意し、該支持ウェハの一面側に絶縁膜(3)を形成する工程と、前記絶縁膜と前記ゲッタリング層とが向かい合うように、前記素子形成用ウェハと前記支持ウェハとを貼り合わせる工程と、を備えていることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/12 ,  H01L 21/02 ,  H01L 21/322

FI (3件)：

H01L 27/12 B ,  H01L 21/02 B ,  H01L 21/322 G

引用特許：

審査官引用 (3件)

• 特開平2-058873
  
• 高耐圧半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-178403   出願人：富士電機株式会社
• 特開昭63-029937