特許

J-GLOBAL ID：200903039693419165

半導体集積回路装置およびその製造方法

発明者： 山田 悟 ,  大湯 静憲 ,  徳永 尚文 ,  榎本 裕之 ,  関口 敏宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-013476
公開番号（公開出願番号）：特開2001-203337
出願日： 2000年01月21日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】 メモリセルサイズが微細化されたDRAMのビット線容量を低減する。【解決手段】 ゲート電極7(ワード線WL)の側壁絶縁膜を、窒化シリコンからなる側壁絶縁膜10とそれよりも比誘電率が小さい酸化シリコンからなる側壁絶縁膜11とによって構成し、ゲート電極7(ワード線WL)の上部に形成されるビット線の対ワード線容量を低減する。また、酸化シリコンからなる側壁絶縁膜11の上端部の高さを、キャップ絶縁膜9の上面の高さよりも低くすることによって、ゲート電極7(ワード線WL)のスペース(コンタクトホール12、13)に埋め込まれるプラグ14の上部の径を底部の径よりも大きくし、コンタクトホール13とその上部に形成されるスルーホールとの接触面積を確保する。

請求項（抜粋）：

半導体基板上に形成されたMISFETと、前記MISFETのソース、ドレイン領域上に形成されたコンタクトホールと、前記コンタクトホールの内部に形成され、前記ソース、ドレイン領域と電気的に接続された導電体と、前記導電体の周囲に形成された第1の絶縁膜とを有する半導体集積回路装置であって、前記第1の絶縁膜は、前記コンタクトホールの底部では、前記導電体の周囲を囲むように形成されており、前記コンタクトホールの上部では、少なくとも一部が除去されており、前記導電体の周囲を取り囲むようには形成されていないことを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/10 681 B ,  H01L 27/10 621 C ,  H01L 27/10 681 A

Fターム (20件)：

5F083AD24 ,  5F083AD48 ,  5F083GA03 ,  5F083GA05 ,  5F083GA09 ,  5F083JA02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083KA19 ,  5F083LA12 ,  5F083LA16 ,  5F083MA02 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01

引用特許：

審査官引用 (1件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-271797   出願人：ソニー株式会社