命令レベルで再構成可能なキャッシュを有するマイクロプロセッサー

発明者：
出願人/特許権者：
代理人 (1件)：三俣弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平8-017299
公開番号（公開出願番号）：特開平8-272681
出願日： 1996年02月02日
公開日（公表日）： 1996年10月18日
要約：

【要約】【課題】命令レベルで再構成可能なキャッシュを有するマイクロプロセッサーを提供する。【解決手段】本発明のマイクロプロセッサーは、高速信号処理演算を実行するための積和演算ユニット(MAU)305を含む。積和演算(MAC)命令が実行されるときには、第一及び第二のキャッシュ301、302は、第一及び第二のオペランド(x,y)を、直接MAUに供給する。通常の命令が実行されるときには、前記第一及び第二のキャッシュのいずれかからデータを選択するマルチプレクサ310、311が含まれている。データのキャッシュへの書き込みを制御するための、付加的な「再構成」ビット44及び「ウエイ」ビット43を含む、ページテーブルエントリ(図4)を有する変換索引バッファが含まれる。かくして、本発明のマイクロプロセッサーは、複数のオペランドに同時にアクセスするように、従来のセットアソシエイティブ(セット連想付け)キャッシュを用い得るのである。

請求項（抜粋）：

命令レジスタ(314)と、nを2以上の整数として、第一のキャッシュ部位(301)及び第二のキャッシュ部位(302)を含む、nウエイセットアソシエイティブ(セット連想付け)キャッシュと、命令が実行されるときに、第一及び第二のオペランド(x,y)について演算を行う機能ユニット(305)と、前記第一のオペランド(x)を前記機能ユニットへ供給する、前記第一のキャッシュ部位からの第一の信号経路(325)と、特別な形式の命令が実行されるとき、前記第一のオペランドと同時に、前記第二のオペランド(y)を前記機能ユニットへ供給する、前記第二のキャッシュ部位からの第二の信号経路(327)と、別の形式の命令が実行されるとき、前記第一及び前記第二のいずれかのキャッシュ部位からデータを選択する、マルチプレクサ(310、311)と、を含むことを特徴とするデータプロセッサー。

IPC (3件)：

G06F 12/08 , G06F 12/08 310 , G06F 9/34 350

FI (3件)：

G06F 12/08 G , G06F 12/08 310 Z , G06F 9/34 350 A

引用特許：

審査官引用 (9件)

特開昭60-027046
特開昭61-009760
特開昭63-303452

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