特許
J-GLOBAL ID：200903039987403801

不揮発性半導体メモリ

発明者：
荒井 史隆

荒井 史隆 について

, 
白田 理一郎

白田 理一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2006-344803
公開番号（公開出願番号）：特開2008-159699
出願日： 2006年12月21日
公開日（公表日）： 2008年07月10日
要約：
【課題】加工の難易度を下げて、容易に微細化可能な不揮発性半導体メモリを提供することができる。【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板1と、半導体基板1表面に対して垂直方向に延びるピラー状の半導体層9と、半導体層9の側面上に垂直方向に並んで配置され、電荷蓄積層8B及び制御ゲート電極CG1〜CGnを有する複数のメモリセルMCと、複数のメモリセルMCの半導体基板側とは反対側の端部の半導体層9側面上に配置される選択ゲートトランジスタSGDと、複数のメモリセルMCの半導体基板側の端部の半導体基板1上に配置される選択ゲートトランジスタSGSとを具備し、選択ゲートトランジスタSGSは、半導体基板1内に拡散層4A,4Bを有し、拡散層4Aを介して、半導体層9と電気的に接続されることを備える。【選択図】図2
請求項（抜粋）：
半導体基板と、前記半導体基板表面に対して垂直方向に延びるピラー状の半導体層と、前記半導体層の側面上に前記垂直方向に並んで配置され、電荷蓄積層及び制御ゲート電極を有する複数のメモリセルと、前記複数のメモリセルの前記半導体基板側とは反対側の端部の前記半導体層側面上に配置される第1の選択ゲートトランジスタと、前記複数のメモリセルの前記半導体基板側の端部の前記半導体基板上に配置される第2の選択ゲートトランジスタとを具備し、前記第2の選択ゲートトランジスタは、前記半導体基板内に拡散層を有し、前記拡散層を介して、前記ピラー状の半導体層と電気的に接続されることを特徴とする不揮発性半導体メモリ。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481
Fターム (32件)：
5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP48 ,  5F083EP76 ,  5F083ER22 ,  5F083GA10 ,  5F083JA04 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA04 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH21
引用特許：
出願人引用 (2件) 審査官引用 (2件)
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平8-246712   出願人：株式会社東芝
  • 特開平1-191480

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