特許

J-GLOBAL ID：200903040274813862

フォールトトレラントなセル・アレイ

発明者： ペパー フェルディナンド ,  李 佳 ,  足立 進 ,  松井 伸之 ,  礒川 悌次郎
出願人/特許権者： 独立行政法人情報通信研究機構
代理人 (4件)： 小林 浩 ,  片山 英二 ,  小林 純子 ,  廣瀬 隆行
公報種別：公開公報
出願番号（国際出願番号）：特願2004-220823
公開番号（公開出願番号）：特開2006-040451
出願日： 2004年07月28日
公開日（公表日）： 2006年02月09日
要約：

【課題】 本発明の目的は、従来の非同期セル・アレイより複雑でない非同期セル・アレイを提供することである。また,本発明の別の目的は,より多くの一時的誤りを許容できる非同期セル・アレイを提供することである。本発明の別の目的は,フォールトトレラントなセル・アレイを提供することである。本発明の別の目的は,そのようなセル・アレイを用いた,耐遅延回路,フォールトトレラントなセル・アレイ,NAND回路,コンピュータを提供することである。また,上記のセル・アレイをコンピュータで実現させるためのプログラムや,そのプログラムを記憶した記録媒体を提供することである。 【解決手段】 上記の課題は,格子状に並んだセル・アレイを構成する各セルは,そのセルの上下左右(東西南北)にそれぞれ2ビットメモリを持つセル・アレイであって,フォーク,マージ,及びRカウンタからなる3つプリミティブによる,6つ規則により信号の流れが制御されるセル・アレイなどによって解決される。 【選択図】 なし

請求項（抜粋）：

2つの状態(これを{[0],又は[1]}とする。)の組(00, 01, 10, 及び 11)であるハーフメモリ対に基づく遷移規則を実現するセル・アレイであって, セル・アレイを構成する各セルは複数のメモリを有し, それぞれのメモリは前記ハーフメモリ対に対応した複数のビット群を有し, 前記各ビット群は,前記ハーフメモリ対に基づく遷移規則を実現し, 前記それぞれのメモリの複数のビット群のうちひとつ以上が異なるハーフメモリ対の値を示した場合,それを他のビット群が示すハーフメモリ対の値と同じ値を示すように修正した後, それぞれのメモリ含まれる複数のビット群の遷移が行われるフォールトトレラントなセル・アレイ。

IPC (1件)：

G11C 29/42

FI (1件)：

G11C29/00 631D

Fターム (1件)：

5L106BB12

引用特許：

審査官引用 (2件)

• 論理回路
  公報種別：公開公報   出願番号：特願平8-257760   出願人：日本電気株式会社
• 半導体集積回路装置および製造方法
  公報種別：公開公報   出願番号：特願2001-178037   出願人：株式会社日立製作所