半導体メモリ装置のパッド構造

発明者： ,
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-085291
公開番号（公開出願番号）：特開平8-316436
出願日： 1996年04月08日
公開日（公表日）： 1996年11月29日
要約：

【要約】【課題】チップサイズを減少し得るパッド構造を提供する。【解決手段】隣接した2つのアドレスパッド9,10に対し設けられる静電気放電保護用トランジスタ1,2について、共通ソース領域S5,S6によりまとめたうえで、ドレイン領域D1,D2はそれぞれ対応するパッド9,10へ接続する。そして、P形活性保護ライン13及びN形活性保護ライン14により囲んでラッチアップを防止する。従来、各パッドにつきそれぞれ形成されていたトランジスタ及び活性保護ラインを1つにまとめることができるので、占有面積を縮めることが可能になる。

請求項（抜粋）：

外部からの信号を受信する多数のパッドをもつ半導体メモリ装置において、隣接するパッドにそれぞれ接続された第1活性領域の各第1端子と、この第1活性領域にそれぞれ隣接したチャネル領域上の各第2端子と、前記チャネル領域間に配置された共通第2活性領域の共通第3端子と、を有してなり、前記第2端子及び共通第3端子が単一電源へ接続される静電気放電保護用の第1及び第2のトランジスタを設けたパッド構造をもつことを特徴とする半導体メモリ装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 27/10 681 C , H01L 27/04 E , H01L 27/04 H

引用特許：

審査官引用 (2件)

半導体入力保護装置
公報種別：公開公報出願番号：特願平4-019087 出願人：日本電気株式会社
特開平3-273675

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