特許
J-GLOBAL ID：200903040387713023

半導体装置および、その製造方法

発明者：
福宮 洋一

福宮 洋一 について

, 
庄司 辰美

庄司 辰美 について


出願人/特許権者：
キヤノン株式会社

キヤノン株式会社 について


代理人 (4件)： 宮崎 昭夫 ,  石橋 政幸 ,  岩田 慎一 ,  緒方 雅昭
公報種別：公開公報
出願番号（国際出願番号）：特願2005-127930
公開番号（公開出願番号）：特開2006-310372
出願日： 2005年04月26日
公開日（公表日）： 2006年11月09日
要約：
【課題】 半導体膜とゲート絶縁膜の界面の汚染を防ぐと共に、半導体膜の絶縁膜によるカバレッジを良好にして高性能で信頼性の高い薄膜トランジスターとその薄膜トランジスターを歩留まり良く製造する方法とを提供する。【解決手段】 基板101上にバリアー層102と半導体層103を形成する工程と、該半導体層103にエネルギービームを照射して結晶化せしめる工程と、第1のゲート絶縁膜105を形成する工程と、半導体層103及び第1のゲート絶縁膜105を同時にパターニングする工程と、第2のゲート絶縁膜107を形成する工程とを有し、バリアー層形成から第1のゲート絶縁膜形成まで大気にさらさず、また、半導体層103及び第1のゲート絶縁膜105のパターニングをテーパエッチングにより行う。【選択図】 図1
請求項（抜粋）：
基板の絶縁性表面に半導体層を形成する工程と、第1のゲート絶縁膜を形成する工程と、前記半導体層および前記第1のゲート絶縁膜を同一工程でパターニングする工程と、第2のゲート絶縁膜を形成する工程とを順次有する半導体装置の製造方法であって、前記半導体層および前記第1のゲート絶縁膜をパターニングする工程は、前記半導体層および前記第1のゲート絶縁膜の各々の端部が所望のテーパ角を有するようにエッチングする工程である、半導体装置の製造方法。
IPC (6件)：
H01L 29/786 ,  H01L 21/02 ,  H01L 21/20 ,  H01L 21/265 ,  H01L 21/336 ,  H01L 21/306
FI (10件)：
H01L29/78 618C ,  H01L21/02 Z ,  H01L21/20 ,  H01L21/265 602C ,  H01L29/78 617S ,  H01L29/78 627B ,  H01L29/78 627G ,  H01L21/302 105A ,  H01L29/78 627C ,  H01L29/78 617U
Fターム (62件)：
5F004AA09 ,  5F004DA01 ,  5F004DA02 ,  5F004DA16 ,  5F004DA24 ,  5F004DB02 ,  5F004DB03 ,  5F004EA40 ,  5F004EB03 ,  5F110AA30 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF12 ,  5F110FF28 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG22 ,  5F110GG25 ,  5F110GG43 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL06 ,  5F110HL23 ,  5F110NN02 ,  5F110NN24 ,  5F110NN35 ,  5F110PP03 ,  5F110PP35 ,  5F110QQ04 ,  5F110QQ09 ,  5F110QQ11 ,  5F152AA15 ,  5F152BB02 ,  5F152CC02 ,  5F152CC04 ,  5F152CC05 ,  5F152CD13 ,  5F152CD14 ,  5F152CD15 ,  5F152CE05 ,  5F152CE12 ,  5F152CE14 ,  5F152CE16 ,  5F152CE24 ,  5F152CE28 ,  5F152CE45 ,  5F152CF13 ,  5F152EE15 ,  5F152FF03 ,  5F152FF28
引用特許：
出願人引用 (2件)

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