特許

J-GLOBAL ID：200903040471835622

半導体素子のキャパシタ製造方法

発明者： 安 重鎰 ,  玄 慶鎬 ,  具 炳秀 ,  郭 善宇
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-049964
公開番号（公開出願番号）：特開2001-111003
出願日： 2000年02月25日
公開日（公表日）： 2001年04月20日
要約：

【要約】【課題】 HSG(Hemispherical Grain)の表面ドピング濃度を極大化してDRAM素子のキャパシタンス特性とB・V(break down voltage)特性の全てを向上させることができる半導体素子のキャパシタ製造方法を提供する。【解決手段】 半導体基板上に基板の表面が所定部分だけ露出するように埋没コンタクトホールを具備する層間絶縁膜を形成する段階と、結果物の全面に低濃度P型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、下部電極形成部を限定するマスクパターンを用いてポリシリコン膜を選択食刻して、コンタクトホールを含んだ層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、下部電極の表面露出部にHSGを成長させる段階と、“低温/高圧”条件下でHSG内にPH3をドーピングする段階とからなることを特徴とする。

請求項（抜粋）：

半導体基板上に前記基板の表面が所定部分だけ露出するように埋没コンタクトホールが具備された層間絶縁膜を形成する段階と、前記結果物の全面に低濃度P型不純物がドーピングされた非晶質ポリシリコン膜を形成する段階と、下部電極形成部を限定するマスクパターンを用いて前記ポリシリコン膜を選択食刻して、前記コンタクトホールを含んだ前記層間絶縁膜上の所定部分に亘って下部電極を形成する段階と、前記下部電極の表面露出部にHSGを成長させる段階と、“低温/高圧”条件下で前記HSG内にPH3をドーピングする段階と、でなることを特徴とする半導体素子のキャパシタ製造方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

Fターム (3件)：

5F083AD42 ,  5F083AD62 ,  5F083PR33

引用特許：

審査官引用 (1件)

• 半導体キャパシタ製造設備及びそれを用いた製造方法
  公報種別：公開公報   出願番号：特願平10-241439   出願人：三星電子株式会社