特許

J-GLOBAL ID：200903040502742024

半導体薄膜と半導体素子と半導体装置とこれらの製造方法

発明者： 冨谷 茂隆 ,  船戸 健次
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：公開公報
出願番号（国際出願番号）：特願平10-336307
公開番号（公開出願番号）：特開2000-164929
出願日： 1998年11月26日
公開日（公表日）： 2000年06月16日
要約：

【要約】【課題】 貫通転位の密度を低減すると共に、結晶方位のずれを抑制することができるようにする。【解決手段】 複数のファセット1が配列され下地半導体層2を覆って選択成長埋込み半導体層3を形成し、選択成長埋込み半導体層3中の貫通転位が、下地半導体層2の配置面にほぼ沿う方向に屈曲伸長し、相対するファセット1からの貫通転位が会合して前記配置面と交叉する方向に屈曲する構成として低欠陥密度領域を形成し、かつ結晶方位のずれを抑制する。

請求項（抜粋）：

複数のファセットが配列された下地半導体層と、該下地半導体層を覆う選択成長埋込み半導体層とを有し、前記ファセットは、前記下地半導体層の配置面に対して傾斜する面によって形成されたことを特徴とする半導体薄膜。

IPC (2件)：

H01L 33/00 ,  H01S 5/343

FI (2件)：

H01L 33/00 C ,  H01S 3/18 677

Fターム (22件)：

5F041AA40 ,  5F041AA43 ,  5F041CA04 ,  5F041CA05 ,  5F041CA33 ,  5F041CA40 ,  5F041CA46 ,  5F041CA65 ,  5F041CA74 ,  5F041CA75 ,  5F073AA51 ,  5F073AA54 ,  5F073AA74 ,  5F073CA07 ,  5F073CB04 ,  5F073CB05 ,  5F073CB07 ,  5F073DA05 ,  5F073DA25 ,  5F073DA35 ,  5F073EA28 ,  5F073EA29

引用特許：

審査官引用 (1件)

• III-V族化合物半導体膜とその成長方法、GaN系半導体膜とその形成方法、GaN系半導体積層構造とその形成方法、GaN系半導体素子とその製造方法
  公報種別：公開公報   出願番号：特願平10-062760   出願人：日本電気株式会社

引用文献：

審査官引用 (1件)

• Defect structure in selectively grown GaN films with low threading dislocation density