特許
J-GLOBAL ID:200903040676787779

半導体記憶装置

発明者:
出願人/特許権者:
代理人 (2件): 宮井 暎夫 ,  伊藤 誠
公報種別:公開公報
出願番号(国際出願番号):特願2005-048455
公開番号(公開出願番号):特開2006-237196
出願日: 2005年02月24日
公開日(公表日): 2006年09月07日
要約:
【課題】 メモリセルアレイの外周部に配置されたダミーセルのオフリークを抑制することで、従来に比べ高性能、低消費電力の半導体記憶装置を提供する。【解決手段】 半導体基板中の第1導電型ウェル2a領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、メモリセルアレイの外周に配置された複数のダミーセルDCと、行方向に並ぶ複数のメモリセルの制御ゲート電極を共通に接続して形成されたワード線と、行方向に並ぶ複数のダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線DWと、第1導電型ウェル2a内に形成された第2導電型拡散層10aとを備える。ここで、ダミーワード線は、第1の配線層12を介して第2導電型拡散層と電気的に接続されるとともに、第1の配線層より上層の配線層14を介して第1導電型ウェル2a領域または半導体基板に接続されている。【選択図】 図1
請求項(抜粋):
半導体基板中の第1導電型ウェル領域上に形成された複数のメモリセルを行列状に配置したメモリセルアレイと、 前記メモリセルアレイの外周に配置された複数のダミーセルと、 行方向に並ぶ複数の前記メモリセルの制御ゲート電極を共通に接続して形成されたワード線と、 行方向に並ぶ複数の前記ダミーセルの制御ゲート電極を共通に接続して形成されたダミーワード線と、 前記第1導電型ウェル内に形成された第2導電型拡散層とを備え、 前記ダミーワード線は、第1の配線層を介して前記第2導電型拡散層と電気的に接続されるとともに、前記第1の配線層より上層の配線層を介して前記第1導電型ウェル領域または前記半導体基板に接続されていることを特徴とする半導体記憶装置。
IPC (4件):
H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788
FI (2件):
H01L27/10 434 ,  H01L29/78 371
Fターム (20件):
5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP75 ,  5F083EP79 ,  5F083GA06 ,  5F083GA27 ,  5F083KA08 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR01 ,  5F083ZA28 ,  5F101BA01 ,  5F101BA45 ,  5F101BB05 ,  5F101BD10 ,  5F101BD32 ,  5F101BD34
引用特許:
出願人引用 (1件)
  • 半導体記憶装置
    公報種別:公開公報   出願番号:特願平10-187398   出願人:株式会社東芝

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