特許

J-GLOBAL ID：200903040762341538

ヒューズ検出回路およびその集積回路メモリ

発明者： グレン・イー・スターンズ ,  ステファン・ティー・フラナガン ,  レイ・チャン
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-048621
公開番号（公開出願番号）：特開2000-251493
出願日： 2000年02月25日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 銅ヒューズ208と、ヒューズ208のオープン回路状態またはクローズ回路状態を検出するためのヒューズ状態検出段202とを含む、集積回路メモリ100におけるヒューズおよび検出回路124を提供する。【解決手段】 ヒューズ検出回路124は、ヒューズの状態に応じた出力信号を与え、また検出時に、ヒューズの電圧降下を、集積回路メモリに印加される電源電圧とは無関係な絶対値に制限する。ヒューズ検出回路124は、集積回路メモリ100のパワーアップ時に動作し、ヒューズの状態が検出・ラッチされ、かつ電源が集積回路メモリ100の確実な動作のために十分になった後に、ディセーブルされる。飛んだ銅ヒューズ208の電圧降下を制限することにより、エレクトロマイグレーション問題は軽減される。

請求項（抜粋）：

ヒューズ検出回路であって:ヒューズがオープン回路であることを検出することに応答して、第1論理状態の出力信号を与え、またヒューズがショート回路であることを検出することに応答して、第2論理状態の出力信号を与えるヒューズ状態検出段(202)であって、前記ヒューズ状態検出段は、前記ヒューズの電圧降下を、前記ヒューズ検出回路に印加される電源電圧とは無関係な絶対値に制限する、ヒューズ状態検出段(202);および前記ヒューズ状態検出段に結合され、前記出力信号の論理状態をラッチするラッチ段(206);によって構成されることを特徴とするヒューズ検出回路。

IPC (2件)：

G11C 29/00 603 ,  H01L 21/82

FI (3件)：

G11C 29/00 603 J ,  H01L 21/82 R ,  H01L 21/82 T

引用特許：

審査官引用 (4件)

• 特公平5-082680
  
• 特公平5-082680
  
• 基準電位発生回路
  公報種別：公開公報   出願番号：特願平5-191047   出願人：日本電気株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平9-203608   出願人：日本電気アイシーマイコンシステム株式会社