特許
J-GLOBAL ID：200903040811431920

メモリシステム

発明者：
中村 友洋

中村 友洋 について

, 
青木 秀貴

青木 秀貴 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-012608
公開番号（公開出願番号）：特開2002-215457
出願日： 2001年01月22日
公開日（公表日）： 2002年08月02日
要約：
【要約】【課題】スラッシングによるキャッシュメモリの性能低下を、処理速度・実装効率を低下させることなく軽減する。【解決手段】キャッシュミスしたデータ転送命令のデータアドレスの履歴を保持する表をもち、その表とキャッシュミスしたデータ転送命令のデータアドレスを比較することでスラッシングの発生を検出し、スラッシングによって発生したデータ転送要求による転送データを保持するデータ・バッファを設けることで、スラッシングデータをメインメモリから転送することなく、高速なデータ転送を可能とする。
請求項（抜粋）：
プロセッサ内部もしくはプロセッサに近い上位のレベルのキャッシュメモリと、より下位のレベルのキャッシュメモリもしくは主記憶装置の間に設けるデータもしくは命令のラインデータを格納する記憶装置で、ラインデータ転送要求に際し、上位レベルのキャッシュメモリにそのラインデータがなく、より下位レベルのキャッシュメモリもしくは主記憶装置にラインデータ転送要求を出す場合に、あるラインアドレスを格納しておく第1の表を持ち、その要求が起こる毎に第1の表に登録されているラインアドレスと転送要求先のラインアドレスを比較する機構と、上記第1の表の比較結果が偽の時にその転送要求先のラインアドレスを第1の表に登録する機構と、第1の表の比較結果が真の時に、そのラインデータ転送要求にその転送要求が第1の表に登録されているラインアドレスとの比較結果で真になったことを示す印のついた印し付きラインデータ転送要求を作り出すことを特徴とするメモリシステム。
IPC (2件)：
G06F 12/08 509 ,  G06F 12/08 543
FI (2件)：
G06F 12/08 509 D ,  G06F 12/08 543 Z
Fターム (3件)：
5B005JJ14 ,  5B005MM05 ,  5B005VV01
引用特許：
審査官引用 (4件)
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