半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：竹村壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-128184
公開番号（公開出願番号）：特開平6-318645
出願日： 1993年05月01日
公開日（公表日）： 1994年11月15日
要約：

【要約】【目的】セルサイズが小さくなってもメモリセル領域を通過する配線の遅延時間増大を抑えることができる配線構造を備えた半導体装置を提供する。【構成】半導体基板10上に、所定の配線長を有する配線3、7を形成する。これらの配線の上に層間絶縁膜14を介してこれらの配線より配線長の長い配線1を形成し、さらに、この配線1の幅を広くする。配線抵抗が低くなるので、配線遅延時間が効果的に小さくすることができる。二重ワード線方式などの階層構造でセルを選択する半導体メモリなどに用いる。

請求項（抜粋）：

半導体基板と、前記半導体基板に形成された複数のメモリセルと、前記半導体基板上に形成され、行選択デコーダからの信号を伝える第1の行選択線と、前記半導体基板上に形成され列選択デコーダからの信号を伝える列選択線と、前記半導体基板上に形成され、前記複数のメモリセルが接続されている第2の行選択線と、前記半導体基板上に形成され、前記第2の行選択線の配線抵抗を下げるシャント線と、前記第1の行選択線及び前記列選択線からの信号に基づいて所定の前記第2の行選択線を前記シャント線を介して選択する中間バッファと、前記半導体基板上に形成された第1の金属配線層と、前記第1の金属配線層上に絶縁膜を介して形成され、少なくとも前記第2の行選択線のシャント線が形成されている第2の金属配線層と、前記第2の金属配線層上に絶縁膜を介して形成され、少なくとも前記第1の行選択線が形成されている第3の金属配線層とを備え、前記第1の行選択線の配線幅は、前記第2の行選択線のシャント線の配線幅よりも広いことを特徴とする半導体装置。

IPC (3件)：

H01L 21/90 , H01L 21/82 , H01L 27/11

FI (2件)：

H01L 21/82 W , H01L 27/10 381

引用特許：

審査官引用 (5件)

特開昭58-212696
特開昭60-245271
特開昭59-004159

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