MOS型半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：西村征生
公報種別：公開公報
出願番号（国際出願番号）：特願平8-331890
公開番号（公開出願番号）：特開平10-173180
出願日： 1996年12月12日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】短チャネル効果を確実に抑え、信頼性の高い高集積度MOS型半導体装置を得る。【解決手段】ゲート電極13が形成されたp型の半導体基板11の上に酸化膜を被着させた後、半導体基板11にp型不純物を注入して、p+領域を形成する。次に、酸化膜の上にBPSGからなるリフロー膜を形成し、酸化膜とリフロー膜とを異方性エッチングして、ゲート電極13の側壁側に所定のプロファイルを有するスペーサ15を形成し、n型不純物をイオン注入する。スペーサ15下においては、スペーサ15の厚さに対応した不純物プロファイルが得られ、p型不純物が注入された領域のうち、n型不純物が到達しない領域が残されてp+ポケット領域16aが形成される。このp+ポケット領域16aは、ソース領域14、ドレイン領域14からゲート電極13直下への空乏層の張出しを抑える。

請求項（抜粋）：

半導体基板上にゲート酸化膜を介してゲート電極が設けられ、該ゲート電極の左右の前記半導体基板中にソース及びドレインとしての不純物ドープト領域が設けられてなるMOS型半導体装置を製造する方法において、第1導電型の半導体基板表面に予め形成された前記ゲート酸化膜を介して前記ゲート電極を形成する第1の工程と、前記ゲート電極の形成された前記半導体基板の表面に第1の絶縁膜を被着する第2の工程と、前記ゲート電極と、該ゲート電極の側壁に被着した前記第1の絶縁膜とを自己整合性マスクとして、前記半導体基板中に第1導電型の不純物をイオン注入する第3の工程と、前記第1の絶縁膜上に第2の絶縁膜を被着する第4の工程と、前記第2及び第1の絶縁膜のうち、少なくとも第2の絶縁膜を異方性エッチングして、前記ゲート電極の側壁に、所定のプロファイルを有する絶縁膜のスペーサを形成する第5の工程と、前記ゲート電極と、該ゲート電極の側壁に形成された前記スペーサとを自己整合性マスクとして、前記半導体基板中に第2導電型の不純物イオンを注入する第6の工程とを含んでなることを特徴とするMOS型半導体装置の製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/336

FI (3件)：

H01L 29/78 301 G , H01L 29/78 301 P , H01L 29/78 301 L

引用特許：

審査官引用 (6件)

特開昭62-169479
特開昭62-224974
特開昭63-037663

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