特許
J-GLOBAL ID：200903040860765702
半導体パワー素子およびその遮断回路
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-214631
公開番号（公開出願番号）：特開平7-176733
出願日： 1994年09月08日
公開日（公表日）： 1995年07月14日
要約：
【要約】【目的】 過温度および過電流保護回路を同一の半導体チップに集積した半導体パワー素子およびその遮断回路を提供する。【構成】 パワー集積回路が3端子パワーMOSFETとピン互換性を有するとともに、過電流もしくは過温度状態が発生したときに素子をオフさせる集積回路を含む。制御電源電圧Vccがパワー素子の入力端子16とゲート電極10との間に接続された第1MOSFET20を介して印加される。第2制御MOSFET14が上記パワー素子のゲート電極10とソース電極12との間に接続される。故障状態が発生すると上記第1制御MOSFET20がオフするとともに第2制御MOSFET14がオンする。第1MOSFET20がオフすると、上記入力端子16に流れる電流が制限される。
請求項（抜粋）：
同一チップに集積された故障状態応答式制御回路を有する金属-酸化物-半導体ゲートを有する半導体パワー素子であって、上記チップは上記素子のためのパワー部を含んでおり、上記素子は第1および第2主電極を有するとともに、上記第1および第2主電極間の電流の導通を制御するためのゲート電極を有する半導体チップを含み、上記素子は少なくとも第1、第2および第3接続ピンを有し、上記第1および第2接続ピンは上記第1および第2主電極にそれぞれ接続され、上記故障状態応答式制御回路は上記半導体チップ内の少なくとも一つの分離した井戸部領域に形成されていて、予め定められた故障状態に応答して上記ゲート電極への信号をオフさせて上記素子をオフにするようになっており、上記制御回路がその構成部分のバイアスおよび動作のために必要な制御電圧Vccのための入力端子を有し、かつ、上記第3接続ピンと上記ゲート電極との間に接続された第1制御MOSFETと、上記ゲート電極と上記第1および第2主電極の一つとの間に接続された第2制御MOSFETとからなり、上記制御回路の上記入力端子が上記第3ピンと上記第1制御MOSFETとの間の接続点の電圧に接続されており、上記制御回路は上記第1制御MOSFETをオフさせるとともにモニタされている故障状態に応答して上記第2制御MOSFETをオンさせるように構成したことを特徴とする半導体パワー素子。
引用特許：
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