特許

J-GLOBAL ID：200903040969264320

半導体基板の上に相互接続チャネルを形成する方法および半導体装置

発明者： クシャオ-チャン・ム ,  スリニヴァサン・シヴァラム ,  ドナルド・エス・ガードナー ,  デビッド・ビイ・フレイザー
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-182187
公開番号（公開出願番号）：特開平6-069353
出願日： 1993年06月29日
公開日（公表日）： 1994年03月11日
要約：

【要約】 (修正有)【目的】 半導体装置において所定のチャネル内に相互接続部を形成する装置および方法を得ることである。【構成】 基板の上に第1の誘電体層を付着し、パターン化して接触開口部を形成する。それからその開口部を接触プラグで充填する。パターン化された第1の誘電体層および接触プラグの上に第2の誘電体層を付着する。第2の誘電体層をパターン化して、相互接続チャネルを形成する。第1の誘電体層は基板のエッチングを阻止するためのエッチング・ストップとして作用する。基板の上に誘電体層を付着し、その誘電体層をパターン化して相互接続チャネルを形成する。パターン化された誘電体層の上、および相互接続チャネルの内部に相互接続チャネルを形成する。金属層をアルカリ溶液で研磨して、金属層のうち、相互接続チャネル内に無い部分を除去して、相互接続部を形成する。

請求項（抜粋）：

半導体基板の上に第1の誘電体層を形成する工程と、前記第1の誘電体層をパターン化して、第1の開口部を有するパターン化された第1の誘電体層を形成する工程と、前記第1の開口部を導電性プラグで充填する工程と、前記パターン化された第1の導電体層および前記導電性プラグの上に第2の誘電体層を付着する工程と、相互接続チャネルを有するパターン化された第2の誘電体層を形成するために前記第2の誘電体層をパターン化する工程と、を備え、前記相互接続チャネルの一部は前記導電性プラグの少なくとも一部の上にあり、前記第1の誘電体層がエッチング・ストップとして作用するように、前記第1の誘電体層の少なくとも上側部分のエッチングの速さを前記第2の誘電体層のエッチングの速さより低くした半導体基板の上に相互接続チャネルを形成する方法。

引用特許：

審査官引用 (4件)

• 特開2050-112353
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-348306   出願人：日本電気株式会社
• 特開平3-154331
  
• 特開平4-134827