特許
J-GLOBAL ID：200903041014446781

浅いトレンチアイソレーション構造を有する集積回路及びその製造方法

発明者：
呉 容哲

呉 容哲 について

, 
泰 教英

泰 教英 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-374719
公開番号（公開出願番号）：特開2002-231805
出願日： 2001年12月07日
公開日（公表日）： 2002年08月16日
要約：
【要約】【課題】 隣接するPMOSトランジスタ間に漏れ電流が生じることを最小化できるSTI構造を有する集積回路及びその製造方法を提供する。【解決手段】 メモリ素子が形成されるセル領域とPMOSトランジスタ及びそれ以外の回路素子が形成されるコア領域及び周辺領域に分離しつつ、各領域に形成される素子間も分離させる多数のトレンチが備わった半導体基板、多数のトレンチの内側表面に形成される側壁酸化膜、多数のトレンチのうちセル領域に形成されたトレンチの側壁酸化膜表面に形成される緩衝用ライナ及び多数のトレンチ内部にそれぞれ埋め込まれた絶縁物を含む。
請求項（抜粋）：
集積回路基板と、前記集積回路基板に形成されて所定距離離隔された第1及び第2Pタイプ不純物領域と、前記第1及び第2Pタイプ不純物領域間の集積回路基板に形成されて側壁を有するトレンチと、前記トレンチの側壁に形成される絶縁膜とを含み、前記側壁には前記集積回路基板と前記絶縁膜間のストレスを減らすための層が備わっていないことを特徴とする集積回路。
IPC (5件)：
H01L 21/76 ,  H01L 21/8242 ,  H01L 27/08 331 ,  H01L 27/10 481 ,  H01L 27/108
FI (5件)：
H01L 27/08 331 A ,  H01L 27/10 481 ,  H01L 21/76 L ,  H01L 27/10 681 D ,  H01L 27/10 681 F
Fターム (32件)：
5F032AA35 ,  5F032AA44 ,  5F032AA45 ,  5F032AA46 ,  5F032AA54 ,  5F032AA70 ,  5F032AA77 ,  5F032BA02 ,  5F032CA17 ,  5F032CA21 ,  5F032DA23 ,  5F032DA24 ,  5F032DA26 ,  5F032DA33 ,  5F032DA74 ,  5F048AA04 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BG01 ,  5F048BG03 ,  5F048BG14 ,  5F083GA06 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR33 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA03
引用特許：
審査官引用 (10件)
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