特許
J-GLOBAL ID：200903041078245879
半導体記憶装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-262453
公開番号（公開出願番号）：特開平9-082820
出願日： 1995年09月14日
公開日（公表日）： 1997年03月28日
要約：
【要約】【課題】 フラッシュメモリ等の不揮発性記憶装置では、データ消去をF-Nトンネリングにより行うが、各メモリセルのトンネルゲート酸化膜の製造ばらつきにより過剰消去が発生し、消去後のセルのしきい値電圧分布が大きくなり、読み出し誤りが発生する原因となる。【解決手段】 第1導電型の基板1に形成された第2導電型のソース領域10aを覆うように、第2導電型の低濃度領域8を形成し、かつドレイン領域10bを覆うように第1導電型の高濃度領域9を形成し、これらの領域8,9をトンネルゲート酸化膜3の直下において重なるようにする。消去時に、この重なり領域においてブレークダウンを発生させ、生成されたホットキャリアをフローティングゲート4に注入することで、過剰消去を防止し、各セルのしきい値電圧を自己収束しきい値電圧に収束させる。
請求項（抜粋）：
第1導電型の半導体基板上にフローティングゲート、コントロールゲートを有し、かつ前記半導体基板に第2導電型のソース・ドレイン領域を有する不揮発性のメモリセルが構成される半導体記憶装置において、前記ソース領域を覆うように設けられた第2導電型の低濃度領域と、少なくとも前記ドレイン領域を覆うように設けられた第1導電型の高濃度領域とを有し、かつ前記第2導電型低濃度領域と第1導電型の高濃度領域とは前記フローティングゲートの直下においてその一部が互いに重ねられていることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
