特許
J-GLOBAL ID:200903041218641818

半導体メモリ装置のテスト回路及びテスト方法

発明者:
出願人/特許権者:
代理人 (1件): 高月 猛
公報種別:公開公報
出願番号(国際出願番号):特願平8-306527
公開番号(公開出願番号):特開平9-171700
出願日: 1996年11月18日
公開日(公表日): 1997年06月30日
要約:
【要約】【課題】 低帯域幅のテスト設備で高帯域幅のメモリをテストできるようにする。【解決手段】 テスト回路に周波数逓倍器100を設けて外部クロックCLKを整数倍することにより制御クロックφCLKを発生し、内部的にはその高周波数の制御クロックφCLKに従い動作するようにする。これにより、チップに加えられる周波数が低くてもチップ内部で高周波のクロックを発生させ(2倍及び3倍)、高周波特性テストを行うことができる。
請求項(抜粋):
動作モードを制御するモードレジスタと、このモードレジスタに従い動作してクロック周波数のレイトンシーを制御するレイトンシー制御器と、前記モードレジスタに従い動作してカラムアドレスを発生する内部カラムアドレス発生器と、前記カラムアドレスをデコーディングしてメモリアレイのカラム選択を行うカラムアドレスデコーダと、前記レイトンシー制御器に従い動作してメモリアレイのデータ入出力を制御する入出力制御ユニットと、このデータ入出力制御ユニットと外部とのデータ入出力のためのデータ出力バッファ及びデータ入力バッファと、を有する半導体メモリ装置のテスト回路において、外部から提供される外部クロックを整数倍して制御クロックを発生し、前記レイトンシー制御器、前記カラムアドレス発生器、前記カラムアドレスデコーダ、及び前記入出力制御ユニットを同期させる周波数逓倍器と、前記モードレジスタに従い前記周波数逓倍器の倍数を決定するテスト制御ユニットと、を備え、前記外部クロックよりも高い周波数で動作することが可能となっていることを特徴とするテスト回路。
IPC (3件):
G11C 29/00 303 ,  G01R 31/28 ,  G11C 11/401
FI (4件):
G11C 29/00 303 B ,  G01R 31/28 M ,  G01R 31/28 B ,  G11C 11/34 371 A
引用特許:
出願人引用 (2件) 審査官引用 (2件)

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