特許

J-GLOBAL ID：200903041254328050

半導体装置およびそれを用いた回路

発明者： 谷本 琢磨 ,  松本 秀俊 ,  大部 功 ,  中村 徹 ,  田中 聡
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 中村 純之助
公報種別：公開公報
出願番号（国際出願番号）：特願平7-071262
公開番号（公開出願番号）：特開平8-274346
出願日： 1995年03月29日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】ゲート耐圧を確保し特性を向上したデュアルゲートFETを得て、高性能な増幅回路およびミキサ回路を得る。【構成】デュアルゲートFETの電圧制御時の真性部分コンダクタンスを、第1ゲート電極53使用時に第2ゲート電極54使用時より大きくし、ドレイン耐圧は第2ゲート電極54が第1ゲート電極53より大きくし、相互コンダクタンスの劣化をなくし素子の耐圧を向上させる。

請求項（抜粋）：

半導体基板の所望領域に設けたキャリア注入部およびキャリア引出し部と、上記キャリアの注入部および引出し部間に設けたチャネル領域と、該チャネル領域の電流を制御するために、チャネル領域上部に設けた第1制御電極および第2制御電極を有する半導体装置において、上記第1および第2制御電極のうち、上記キャリア注入部に近い方を第1制御電極とするとき、上記第2制御電極で電圧制御したときの真性部分の相互コンダクタンスは、第1制御電極で電圧制御したときの真性部分の相互コンダクタンスよりも大きいことを特徴とする半導体装置。