特許
J-GLOBAL ID：200903041344908714
スイッチング・レギュレータ
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2005-232927
公開番号（公開出願番号）：特開2007-049845
出願日： 2005年08月11日
公開日（公表日）： 2007年02月22日
要約：
【課題】 安定性と応答性とを両立させ、保護機能強化したスイッチング・レギュレータを提供する。【解決手段】 出力電圧を形成するインダクタの出力側と接地電位との間に第1キャパシタを設ける。入力電圧から上記インダクタの入力側に第1スイッチ素子により電流を供給する。ヒステリシス特性を有する比較回路でインダクタに流れる電流に比例した電圧に出力電圧を加算した電圧を供給してヒステリシス特性で弁別して出力電流の変動に応じたPWM制御信号を形成する第1帰還経路に加えて、低域では利得を大きくPWM周波数付近では減衰ループ特性を持つエラーアンプの出力電圧を上記比較回路の基準電圧端子に帰還させる第2帰還経路を設ける。保護回路に供給するモニタ電圧として第2帰還経路の帰還電圧を利用する。【選択図】 図1
請求項（抜粋）：
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられた第1キャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第1スイッチ素子と、
上記第1スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第2スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第1スイッチ素子に供給するPWM制御信号を形成する制御回路とを備え、
上記制御回路は、
第1帰還経路と第2帰還経路とを備え、
上記第1帰還経路は、
ヒステリシス特性を有する比較回路と、
上記インダクタに並列形態に設けられた第1抵抗と第2キャパシタからなる直列回路とを含み、
上記比較回路は、第1基準電圧と、上記第1抵抗と第2キャパシタの接続点の電位とを受け、第1のしきい値と第2のしきい値で弁別して出力電流の変動に応じて上記インダクタに流す電流を変化させる上記PWM制御信号を形成し、
上記第2帰還経路は、
上記出力電圧の分圧電圧を形成する第3抵抗と第4抵抗と、
上記分圧電圧と第2基準電圧とを受けるエラーアンプとを含み、
上記エラーアンプは、上記比較回路に入力される上記第1基準電圧を形成し、 上記エラーアンプは、PI制御型であることを特徴とするスイッチング・レギュレータ。
IPC (1件)：
FI (1件)：
Fターム (10件)：
5H730AA14
, 5H730AS01
, 5H730BB13
, 5H730BB57
, 5H730DD04
, 5H730FD01
, 5H730FD25
, 5H730FF01
, 5H730FF05
, 5H730FG05
