特許

J-GLOBAL ID：200903041512099231

半導体装置およびこれを用いた表示装置並びに電子機器

発明者： 木村 肇 ,  塩野入 豊
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2003-421672
公開番号（公開出願番号）：特開2004-222256
出願日： 2003年12月18日
公開日（公表日）： 2004年08月05日
要約：

【課題】 単極性のトランジスタを用いたデジタル回路であっても、出力信号の振幅が小さくなってしまうことを防ぎ、正常に動作する手段を有する半導体装置を提供する。【解決手段】 ダイオード接続されたトランジスタ101がオフすることによって、第1のトランジスタ102のゲート端子が、フローティング状態となる。そのとき、第1のトランジスタ102は、オン状態にあり、そのゲート・ソース間電圧は、容量素子に保存される。その後、第1のトランジスタ102のソース端子の電位があがると、ブートストラップ効果により、第1のトランジスタ102のゲート端子の電位もあがる。その結果、出力信号の振幅が小さくなることを防ぐことが出来る。【選択図】 図1

請求項（抜粋）：

第1のトランジスタと第2のトランジスタと第3のトランジスタと第1の入力端子と第2の入力端子とを有する半導体装置であって、 前記第1のトランジスタのソース端子と前記第2のトランジスタのドレイン端子とが接続され、 前記第3のトランジスタのドレイン端子は、前記第1のトランジスタのゲート端子に接続され、 前記第1の入力端子は、前記第3のトランジスタのゲート端子および前記第2のトランジスタのゲート端子に接続され、 前記第2の入力端子は、前記第1のトランジスタのゲート端子と整流性素子を介して接続されていることを特徴とする半導体装置。

IPC (6件)：

H03K17/06 ,  H03K3/356 ,  H03K17/00 ,  H03K17/687 ,  H03K19/094 ,  H03K19/096

FI (6件)：

H03K17/06 C ,  H03K17/00 M ,  H03K19/096 C ,  H03K17/687 G ,  H03K19/094 C ,  H03K3/356 D

Fターム (47件)：

5J034AB08 ,  5J034CB01 ,  5J034DB03 ,  5J055AX07 ,  5J055BX09 ,  5J055BX16 ,  5J055BX17 ,  5J055CX27 ,  5J055CX29 ,  5J055DX12 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX73 ,  5J055DX74 ,  5J055DX83 ,  5J055EX01 ,  5J055EX02 ,  5J055EX07 ,  5J055EY10 ,  5J055EY21 ,  5J055EZ00 ,  5J055EZ07 ,  5J055EZ12 ,  5J055EZ18 ,  5J055EZ25 ,  5J055EZ31 ,  5J055FX05 ,  5J055FX18 ,  5J055FX19 ,  5J055FX37 ,  5J055GX01 ,  5J055GX02 ,  5J056AA03 ,  5J056AA05 ,  5J056BB14 ,  5J056CC00 ,  5J056CC14 ,  5J056CC18 ,  5J056CC29 ,  5J056DD13 ,  5J056DD29 ,  5J056DD51 ,  5J056EE06 ,  5J056FF01 ,  5J056FF10 ,  5J056GG09

引用特許：

出願人引用 (4件)

• 半導体メモリ
  公報種別：公開公報   出願番号：特願平7-123529   出願人：日本電気株式会社
• 特許第3330746号明細書
  
• 特許第3092506号明細書
  
• 表示装置の駆動回路
  公報種別：公開公報   出願番号：特願2001-133431   出願人：株式会社半導体エネルギー研究所

審査官引用 (1件)

• シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
  公報種別：公開公報   出願番号：特願2000-400899   出願人：カシオ計算機株式会社