特許

J-GLOBAL ID：200903041530975740

半導体レーザ素子の製造方法

発明者： 大構 哲也 ,  岩本 学
出願人/特許権者： 三洋電機株式会社 ,  鳥取三洋電機株式会社
代理人 (1件)： 芝野 正雅
公報種別：公開公報
出願番号（国際出願番号）：特願2004-266449
公開番号（公開出願番号）：特開2005-303254
出願日： 2004年09月14日
公開日（公表日）： 2005年10月27日
要約：

【課題】 ドライエッチングとウェットエッチングとを併用してリッジを形成しても、リッジ側面の垂直性を維持し、これによって素子特性を向上させる。【解決手段】 エッチングストッパ層6上に、p型クラッド層13、コンタクト層14・15、SiO2層16を形成し、ドライエッチングにより、SiO2層16をマスクとして、p型クラッド層13およびコンタクト層14・15をエッチングし、側面が垂直または略垂直形状のリッジ7を形成する。次に、リッジ7を覆うようにレジスト18を塗布し、レジスト18をエッチングバリアとして、ウェットエッチングにより、素子表面のSi系化合物17のうちでリッジ7以外の部分を除去する。続いて、ウェットエッチングにより、リッジ7以外のp型クラッド層13を、その下層のエッチングストッパ層6まで除去する。その後、レジスト18を剥離し、リッジ7表面のSi系化合物17を除去する。【選択図】 図1

請求項（抜粋）：

半導体層をドライエッチングすることにより、側面が垂直または略垂直形状のリッジを形成する工程を有する半導体レーザ素子の製造方法であって、 前記リッジを覆うように保護膜を塗布する工程と、 前記保護膜をエッチングバリアとして、ウェットエッチングにより、前記半導体層における前記リッジ以外の部分を除去する工程と、 前記保護膜を除去する工程とを有していることを特徴とする半導体レーザ素子の製造方法。

IPC (1件)：

H01S5/22

FI (1件)：

H01S5/22

Fターム (10件)：

5F173AA08 ,  5F173AA16 ,  5F173AG05 ,  5F173AH08 ,  5F173AP32 ,  5F173AP33 ,  5F173AP36 ,  5F173AP45 ,  5F173AP47 ,  5F173AR92

引用特許：

出願人引用 (1件)

• 半導体レーザ素子およびその製造方法
  公報種別：公開公報   出願番号：特願2002-169102   出願人：シャープ株式会社