2重ゲートトランジスタ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：矢野敏雄 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-616063
公開番号（公開出願番号）：特表2002-543617
出願日： 2000年03月17日
公開日（公表日）： 2002年12月17日
要約：

【要約】1対の垂直な二重ゲートCMOSトランジスタを有する半導体基体。該半導体基体の表面の下に絶縁層が水平に延在し、該絶縁層は前記トランジスタ対の下に配置される。前記トランジスタは付加的な前記トランジスタと共に、シンクロナス・ダイナミック・ランダム・アクセス・メモリ(SRAM)アレイを構成するように配置される。該アレイは、行列状に配置された複数個のSRAMセルを含み、該セルの各々はWORDLINE CONTACTに接続されたWORDLINEを有する。該WORDLINECONTACTは4個の隣接するセルに共通のものである。前記セルの1つは、SRAM回路を構成するように配置された複数個の電気的に相互接続されたMOSトランジスタを有する。前記セルの各々は、VDD CONTACTおよびVSS CONTACTを有する。該CONTACTの一方は、各前記セル内の中心に配置され、かつ前記CONTACTの他方は前記セルの4個の隣接するセルに共通のものである。前記セルの各々は前記CONTACTのうち共通するCONTACTを有し、前記WORDLINECONTACTは前記セルの周辺部のコーナー領域に配置される。

請求項（抜粋）：

半導体基体であって、ソース領域とドレイン領域との間に配置されたゲートチャネル領域を有しているトランジスタと、1対の誘電体層と、1対のゲート電極とから成る半導体基体であって、前記領域は前記半導体内に配置されかつ前記半導体表面の下方に垂直方向に延在しており、前記1対の誘電体の各々は前記ゲートチャネル領域の対応する1対の対向する表面部分上に配置されており、前記1対のゲート電極の各々は対応する前記1対の誘電体層上に配置されている半導体基体。

IPC (3件)：

H01L 29/786 , H01L 21/8244 , H01L 27/11

FI (6件)：

H01L 29/78 626 A , H01L 29/78 617 K , H01L 29/78 612 A , H01L 27/10 381 , H01L 29/78 613 A , H01L 29/78 613 B

Fターム (44件)：

5F083BS02 , 5F083BS14 , 5F083BS27 , 5F083BS47 , 5F083BS48 , 5F083GA09 , 5F083JA35 , 5F083JA39 , 5F083JA40 , 5F083NA01 , 5F083PR39 , 5F083PR40 , 5F110AA30 , 5F110BB04 , 5F110BB07 , 5F110CC09 , 5F110DD05 , 5F110DD13 , 5F110DD30 , 5F110EE09 , 5F110EE22 , 5F110EE30 , 5F110EE42 , 5F110EE50 , 5F110FF02 , 5F110FF23 , 5F110GG02 , 5F110GG12 , 5F110GG22 , 5F110GG32 , 5F110GG54 , 5F110HJ01 , 5F110HJ16 , 5F110HK09 , 5F110HK14 , 5F110HK25 , 5F110HK32 , 5F110HK39 , 5F110HK42 , 5F110HM12 , 5F110HM19 , 5F110NN24 , 5F110NN62 , 5F110QQ19

引用特許：

審査官引用 (1件)

半導体装置の構造および製造方法
公報種別：公開公報出願番号：特願平4-175407 出願人：シャープ株式会社

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