特許

J-GLOBAL ID：200903041845917560

半導体装置の製造方法

発明者： 若林 整
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-183755
公開番号（公開出願番号）：特開平9-036360
出願日： 1995年07月20日
公開日（公表日）： 1997年02月07日
要約：

【要約】【目的】 ゲートポリシリコン上及びソース・ドレイン領域上に低抵抗チタンシリサイド膜を形成する。【構成】 ゲート電極12上及びソース・ドレイン領域14上にチタンシリサイド膜19を形成する前に、形成直前のシリコン酸化膜15の異方性エッチングによって発生する、ゲート電極12及びソース・ドレイン領域14の表面のダメージ層17を化学反応型ドライエッチング法(CDE)によって除去し、さらに、酸洗浄で清浄化し、弗酸でゲート電極及びソース・ドレイン領域上のシリコン酸化膜を除去する。その後、チタン膜18を形成し、さらに、熱処理によりチタンシリサイド膜19を形成する。これらの工程により、チタンシリサイド膜19と、ダメージ層17の存在しないゲート電極及びシリコン基板との界面での酸素濃度が1020atms/cm3 以下、炭素濃度が1019atms/cm3 以下、窒素濃度が1018atms/cm3 以下になると、シート抵抗が4Ω/□程度の低抵抗TiSi2 膜になる。

請求項（抜粋）：

シリコン基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、該ゲート電極の側壁部にシリコン酸化膜を形成する工程と、電界効果トランジスタのソース領域とドレイン領域を形成する工程と、化学反応型ドライエッチング法により、ゲート電極表面及びシリコン基板表面のダメージ層を除去する工程と、シリコン表面を清浄化する酸洗浄工程と、弗酸によりゲート電極及びシリコン基板上のシリコン酸化膜を除去する工程と、前記ゲート電極及びシリコン基板上に高融点金属膜を堆積したのち、熱処理により高融点金属シリサイド層を形成する工程を備えたことを特徴とする半導体装置の製造方法。

IPC (6件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/285 301 ,  H01L 21/306 ,  H01L 21/304 341 ,  H01L 21/3205

FI (5件)：

H01L 29/78 301 Y ,  H01L 21/285 301 T ,  H01L 21/304 341 M ,  H01L 21/302 P ,  H01L 21/88 Q

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-286930   出願人：川崎製鉄株式会社