特許

J-GLOBAL ID：200903041992961523

半導体記憶素子

発明者： 土屋 智裕
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273404
公開番号（公開出願番号）：特開2001-102456
出願日： 1999年09月27日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 メモリLSIのチップ面積を増加させずに、他の回路へ影響を防止し、高信頼性でデータの書込みが可能な半導体記憶素子を提供する。【解決手段】 n型の基板1は接地され、表面にn型のウエル2が形成されている。ウエル2は表面に形成されたn型の拡散層7により、図示しない位置において電源端子Vccへ接続され、表面には、ウエル2よりも深さが浅いp型のウエル3が形成されている。ウエル3の表面には、p型の拡散層6と、n型の拡散層のソース4及びドレイン5とが形成されている。ウエル3の表面には、ゲート絶縁膜8が形成されている。ゲート絶縁膜8の表面にはゲート電極11が形成されている。ウエル3,拡散層6,ゲート電極11,ソース4,ドレイン5の表面には層間絶縁膜9が形成されている。層間絶縁膜9の表面には導電体膜の配線10が形成され、配線10は、コンタクトCを介して、ソース4,ドレイン5及び拡散層6を電気的に短絡させている。

請求項（抜粋）：

アンチヒューズとして用いられるMOS構造の半導体記憶素子において、半導体基板と、この半導体基板表面に形成されたウエルと、このウエル内に形成されたMOSトランジスタとを具備し前記ウエルと、前記MOSトランジスタのソース及びドレインとを電気的に短絡して第1の電極とし、前記MOSトランジスタのゲートを第2の電極としたことを特徴とする半導体記憶素子。

IPC (2件)：

H01L 21/82 ,  H01L 27/10 491

FI (2件)：

H01L 27/10 491 ,  H01L 21/82 F

Fターム (19件)：

5F064AA07 ,  5F064BB15 ,  5F064CC12 ,  5F064EE33 ,  5F064EE34 ,  5F064EE35 ,  5F064EE36 ,  5F064FF24 ,  5F064FF28 ,  5F064FF46 ,  5F064FF60 ,  5F083CR14 ,  5F083GA09 ,  5F083GA12 ,  5F083JA02 ,  5F083JA19 ,  5F083JA33 ,  5F083JA35 ,  5F083JA39

引用特許：

出願人引用 (2件)

• MOSメモリーポイント
  公報種別：公開公報   出願番号：特願平10-315333   出願人：エステーミクロエレクトロニクスソシエテアノニム
• 特表昭63-503262