特許

J-GLOBAL ID：200903041999855400

半導体装置

発明者： 中里 真弓
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 宮園 博一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-226974
公開番号（公開出願番号）：特開2001-053272
出願日： 1999年08月10日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】実効容量の減少と、リーク電流の増大とを有効に防止することが可能な半導体装置を提供する。【解決手段】この半導体装置は、主表面を有するシリコン基板1と、そのシリコン基板1の主表面に形成された酸化を抑制するためのシリコン窒化層3と、そのシリコン窒化層3上に形成された高誘電率を有するタンタル酸化層4と、そのタンタル酸化層4上に形成されたゲート電極5とを備えている。

請求項（抜粋）：

主表面を有する半導体層と、前記半導体層の主表面に形成された酸化を抑制するための第1の絶縁層と、前記第1の絶縁層上に形成された高誘電率を有する金属酸化層からなる第2の絶縁層と、前記第2の絶縁層上に形成された電極層とを備えた、半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/283 ,  H01L 29/786

FI (3件)：

H01L 29/78 301 G ,  H01L 21/283 C ,  H01L 29/78 617 U

Fターム (48件)：

4M104AA01 ,  4M104AA02 ,  4M104AA04 ,  4M104AA05 ,  4M104AA06 ,  4M104BB30 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104GG09 ,  4M104HH20 ,  5F040DA00 ,  5F040DC01 ,  5F040DC03 ,  5F040DC05 ,  5F040EC04 ,  5F040ED01 ,  5F040ED03 ,  5F040EJ03 ,  5F040EK01 ,  5F040FC15 ,  5F110AA06 ,  5F110AA30 ,  5F110CC02 ,  5F110EE01 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF21 ,  5F110FF26 ,  5F110FF29 ,  5F110FF32 ,  5F110FF36 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110HL03 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24

引用特許：

審査官引用 (2件)

• 高誘電率金属酸化物を形成するための方法
  公報種別：公開公報   出願番号：特願平10-231210   出願人：モトローラ・インコーポレイテッド
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-116394   出願人：日本電気株式会社