特許
J-GLOBAL ID：200903042033080611

半導体メモリ装置及びその製造方法

発明者：
大澤 隆

大澤 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-245584
公開番号（公開出願番号）：特開2003-068877
出願日： 2001年08月13日
公開日（公表日）： 2003年03月07日
要約：
【要約】【課題】 単純なトランジスタ構造をメモリセルとして、少ない信号線でデータのダイナミック記憶を可能とした半導体メモリ装置を提供する。【解決手段】 1ビットのメモリセルMCが、SOI構造のp型シリコン層12からなる、他から電気的に分離されたフローティングのバルク領域を持つ一つのMOSトランジスタにより構成され、MOSトランジスタのゲート電極13がワード線WLに、ドレイン拡散層14がビット線BLに、ソース拡散層15が固定電位線にそれぞれ接続され、MOSトランジスタのバルク領域12にインパクトイオン化により生成した多数キャリアを注入して保持した第1のしきい値状態と、MOSトランジスタのバルク領域12の多数キャリアをドレイン側のpn接合の順方向バイアスにより放出した第2のしきい値状態とを二値データとして記憶する。
請求項（抜粋）：
メモリセルを構成するトランジスタを有し、前記トランジスタは、他のメモリセルから電気的に分離されてフローティング状態になる第1導電型の半導体層と、この半導体層に形成されてビット線に接続される第2導電型のドレイン拡散層と、前記半導体層に前記ドレイン拡散層から離隔して形成されてソース線に接続される第2導電型のソース拡散層と、前記ドレイン及びソース拡散層の間の前記半導体層上にゲート絶縁膜を介して形成されてワード線に接続されるゲート電極とを備えて構成され、且つ、前記トランジスタは、前記半導体層に過剰の多数キャリアが保持された第1のしきい値電圧を有する第1データ状態と、前記半導体層の過剰の多数キャリアが放出された第2のしきい値電圧を有する第2データ状態とを有することを特徴とする半導体メモリ装置。
IPC (2件)：
H01L 21/8242 ,  H01L 27/108
Fターム (8件)：
5F083AD69 ,  5F083GA09 ,  5F083HA02 ,  5F083JA35 ,  5F083LA12 ,  5F083LA14 ,  5F083LA16 ,  5F083ZA21
引用特許：
審査官引用 (3件)
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平7-138610   出願人：日本電気株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平8-246710   出願人：株式会社東芝
  • 特開平3-171768

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