特許

J-GLOBAL ID：200903042061025600

選択CVD法による配線形成方法

発明者： グレゴリー エル. アレン
出願人/特許権者： シャープ株式会社 ,  シャープ・マイクロエレクトロニクス・テクノロジー・インコーポレイテッド
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平5-276737
公開番号（公開出願番号）：特開平6-224141
出願日： 1993年11月05日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】 従来技術の方法よりも少ない工程数で、低抵抗性金属の配線層を形成する方法であって、素子サイズが1ミクロンまたはそれ以下のUSLIへの適用に適した配線層形成方法を提供する。【構成】 本発明の方法は、その上に誘電性材料の層が堆積されている複数の能動素子を含む集積回路チップ中に、配線を形成する方法であって、(a)誘電体層20上の選択的ニュークレーション層30を堆積する工程と、(b)ニュークレーション層30の上の犠牲層40を堆積する工程と、(c)得られたニュークレーション層30および犠牲層40のパターンが所望の導電配線のパターンと等しくなるように犠牲層40およびニュークレーション層30をパターニングする工程と、(d)パターニングされた犠牲層40およびニュークレーション層30の上の側壁ガイド材料50を堆積する工程と、(e)側壁ガイド55を形成する工程と、(f)犠牲層を除去する工程と、(g)側壁ガイド55どうしの間およびニュークレーション層30上の導電性材料60を堆積する工程とを包含する。

請求項（抜粋）：

少なくとも1つの能動素子を覆う絶縁層が一連の製造工程で形成される集積回路の製造プロセスにおいて、選択的な方法で該能動素子を接続するための材料を堆積する方法であって、(a)該絶縁層の表面上に選択層を堆積する工程と(b)該選択層のまわりに垂直方向に配向された側壁を形成して、該側壁どうしの間の該材料のための領域を規定する工程と(c)該側壁内に該材料を堆積する工程と(d)該側壁を除去する工程とを包含する方法。

IPC (3件)：

H01L 21/205 ,  H01L 21/306 ,  H01L 21/3205

引用特許：

審査官引用 (4件)

• 特開平3-079078
  
• 特開昭62-199068
  
• 特開平3-110842
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-266955   出願人：日本電気株式会社