特許

J-GLOBAL ID：200903042129615923

半導体集積回路

発明者： 金子 智
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-284062
公開番号（公開出願番号）：特開平9-129763
出願日： 1995年10月31日
公開日（公表日）： 1997年05月16日
要約：

【要約】【課題】 高周波バイポーラ素子とMOS素子とを共存した集積回路において、CMOS部分を分離溝で分離することによりラッチアップを防止する。【解決手段】 基板25表面にN+埋め込み層26とP+埋め込み層27を形成する。基板25の上のエピタキシャル層を分離溝28で分離して複数の島領域21を形成する。P-MOS22とN-MOS23との間も分離溝28で分離し、各々を専用の島領域21に形成する。

請求項（抜粋）：

一導電型の半導体基板と、前記基板の上に形成した逆導電型のエピタキシャル層と、前記エピタキシャル層の表面から前記基板に達して、前記エピタキシャル層を複数の島領域に分離する分離溝と、第1の島領域の表面に形成した一導電型のベース領域と、前記ベース領域の表面に形成した逆導電型のエミッタ領域と、前記第1の島領域の前記エピタキシャル層と前記基板との間に埋め込まれた、逆導電型の埋め込み層と、第2の島領域の表面に形成した一導電型のウェル領域と、前記ウェル領域の上方に、ゲート絶縁膜を挟んで位置する第1のゲート電極と、前記第1のゲート電極近傍の前記ウェル領域の表面に形成した、第1導電チャンネル型FETの逆導電型のソース・ドレイン領域と、前記第2の島領域の前記エピタキシャル層と前記基板との間に埋め込まれ、前記ウェル領域と連結する一導電型の埋め込み層と、第3の島領域の上方に、ゲート絶縁膜を挟んで位置する第2のゲート電極と、前記第2のゲート電極近傍の前記第3の島領域の表面に形成した、第2導電チャンネル型FETの一導電型のソース・ドレイン領域と、前記第3の島領域の前記エピタキシャル層と前記基板との間に埋め込まれた、逆導電型の埋め込み層とを具備し、前記第1導電チャンネル型FETを形成した第2島領域と前記第2導電チャンネル型FETを形成した第3の島領域とを前記分離溝で分離し、前記分離溝内を誘電体で埋設し、前記第2の島領域と前記第3の島領域のウェル領域に、各々バックゲート電位を与えたことを特徴とする半導体集積回路。

IPC (4件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 21/76 ,  H01L 21/8222

FI (4件)：

H01L 27/06 321 C ,  H01L 21/76 L ,  H01L 21/76 M ,  H01L 27/06 101 U

引用特許：

審査官引用 (3件)

• 特開昭63-293938
  
• 特開昭60-097661
  
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-289738   出願人：日本電気株式会社