特許
J-GLOBAL ID：200903042196553100
半導体記憶回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-044128
公開番号（公開出願番号）：特開平10-241373
出願日： 1997年02月27日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】読出速度を速くすることができ面積を増大させることなくノイズに強い多値メモリの半導体記憶回路を提供する。【解決手段】メモリセルMCと同一各しきい値電圧VT0〜VT2のリファレンス用メモリセルRC0〜RC2を設け、選択されたメモリセルとリファレンス用メモリセルに対応するワード線の電位上昇を同一タイミングで行い、ワード線の電位が各しきい値電圧VT0〜VT3に達する時間差を利用して、リファレンス用メモリセルRC0〜RC2と選択メモリセルに対応するセンス増幅器の出力信号の変化のタイミングを比較することで選択メモリセルのしきい値電圧を特定する。
請求項（抜粋）：
N(Nは3以上)個のしきい値電圧の各々に対応してN個の情報記憶状態を設定し得るメモリセルを行列のマトリクス状に配列し行方向の前記メモリセルを選択状態とするワード線とを含む複数のメモリセル部と列選択信号の供給に応答して列方向の前記メモリセルを選択し選択したメモリセルのデータを伝達する列選択回路と前記複数のメモリセル部の各々に対応する複数のセンス増幅器を含むメモリセルセンス増幅部と、前記N個のしきい値電圧の各々に対応して対応する前記ワード線である選択ワード線の電位を漸次上昇させることにより選択された前記メモリセルである選択メモリセルのオフ状態からオン状態へのレベル遷移を生ずるタイミングを変化させこのメモリセルのデータに対応する前記センス増幅器の出力信号のレベル遷移の前記タイミングの相違を検出して前記N個の情報記憶状態のいずれであるかを特定する判定回路とを備えることを特徴とする半導体記憶回路。
IPC (3件)：
G11C 11/56
, H01L 27/108
, H01L 21/8242
G11C 11/34 381 D
, H01L 27/10 681 G
