埋込ゲート型半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：瀧野秀雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-328820
公開番号（公開出願番号）：特開平8-186246
出願日： 1994年12月28日
公開日（公表日）： 1996年07月16日
要約：

【要約】【目的】高耐圧で長寿命の埋込ゲート型半導体装置を提供する。【構成】N- 型シリコン基板1の下面にP+ 型アノード領域2、上面にN+ 型のカソード領域3を設け、アノード領域2とカソード領域3との中間にP+ 型ゲート領域4、埋込ゲート領域5およびゲート領域の外側を間隔をおいて囲むP+ 型ガードリング6a〜6cを設ける。選択エッチングを行ってゲート領域4の一部とガードリング6a〜6cを露出せし、露出表面を高抵抗多結晶シリコン膜7と窒化シリコン膜8とからなるパッシベーション膜で覆う。ゲート領域4とこれに最も近いガードリング6aとの間隔をa、ゲート領域4に近い順に付したガードリングの番号をn、定数をcとするとき、ガードリング間隔をa+(n-1)cとなるように設定する。

請求項（抜粋）：

一導電型の半導体基板と、この半導体基板の下面に設けられた逆導電型のアノード領域と、この半導体基板の上面に設けられた一導電型のカソード領域と、前記アノード領域とカソード領域との中間に設けられた逆導電型のゲート領域および埋込ゲート領域と、前記ゲート領域の外側を間隔をおいて囲む複数本の逆導電型ガードリングと、前記ゲート領域の一部と前記ガードリングを露出せしめる凹部と、前記ゲート領域の一部と前記ガードリングの露出表面を覆うパッシベーション膜とを有する埋込ゲート型半導体装置において、前記パッシベーション膜が比抵抗10-6〜10-9Ω・cmの高抵抗多結晶シリコン膜7を少なくとも含む膜からなり、前記ゲート領域とこれに最も近いガードリングとの間隔をa、前記ゲート領域に近い順に付したガードリングの番号をn、定数をcとするとき、ガードリングとガードリングとの間隔がa+(n-1)cとなるように配置されていることを特徴とする埋込ゲート型半導体装置。

IPC (2件)：

H01L 29/74 , H01L 29/78

FI (3件)：

H01L 29/74 M , H01L 29/78 652 P , H01L 29/78 653 C

引用特許：

審査官引用 (4件)

特開平4-206574
特開昭64-072564
特開昭59-105362

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