特許
J-GLOBAL ID:200903042437418179

半導体ウェ-ハおよびその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 安倍 逸郎
公報種別:公開公報
出願番号(国際出願番号):特願平8-139490
公開番号(公開出願番号):特開平9-298172
出願日: 1996年05月08日
公開日(公表日): 1997年11月18日
要約:
【要約】【課題】 ラップに耐える面取り面を低コストで形成する。面取り形状を制御し易くする。ラップでのダメージを完全に除去する。PCRコストを低減する。パーティクル発生の少ない半導体ウェーハを得る。【解決手段】 スライスされたシリコンウェーハを複数枚重ね合わせて(ギャザーして)エッチング液に浸漬する。同時に多数のウェーハ周縁部を面取りでき、低コストである。低コスト面取り後のウェーハをラップする。その後、高精度の面取りが施される。低番手砥石での面取りの後、連続して高番手砥石の面取りを施す。この結果、面取り面の形状を上下対称にできる。シリコンウェーハの表裏両面をエッチングし、ラップ・面取りでのダメージを除去する。次に、面取り面にPCRを施した後、研磨・洗浄を経る。
請求項(抜粋):
半導体ウェーハの軸線を含む面での断面において、その半導体ウェーハの面取り面は、上記軸線と直交する線を中心にして線対称に形成された半導体ウェーハ。
引用特許:
審査官引用 (5件)
  • 半導体基板およびその製造方法
    公報種別:公開公報   出願番号:特願平4-232254   出願人:株式会社東芝
  • 特開昭55-058535
  • 特開昭53-111277
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