特許

J-GLOBAL ID：200903042473984130

フラッシュEPROMおよびそれを動作させる方法

発明者： ジアン・チェン ,  リー・イー・クレーブランド ,  シェーン・ホルマー ,  ミン-サン・クアン ,  デイビッド、リウ ,  ナダー・ラジフ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-296700
公開番号（公開出願番号）：特開平7-211092
出願日： 1994年11月30日
公開日（公表日）： 1995年08月11日
要約：

【要約】【目的】 メモリセルの狭い消去しきい値電圧分布を達成するフラッシュEPROM回路を提供する。【構成】 ゲート、ソースおよびドレインを有するメモリセル(110、140、200、250、300、350)のアレイは、複数のビット線に結合される。これらのビット線はそれぞれ、メモリアレイのセルの列(103、203、303)のドレインに結合される。複数のワード線はそれぞれ、メモリアレイのセルの行(403、503)のゲートに結合される。第1の電圧源は、消去されたメモリセルのしきい値電圧を収束させるためにビット線に結合される。第2の電圧源は、消去されたメモリセルのしきい値電圧を制御するためにワード線に結合される。

請求項（抜粋）：

ゲート、ソース、およびドレインを有するメモリセルのメモリアレイと、複数のビット線とを含み、前記ビット線の各々は前記メモリアレイのセルの列の前記ドレインに結合され、複数のワード線をさらに含み、前記ワード線の各々は前記メモリアレイのセルの行の前記ゲートに結合され、前記ビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために第1の電圧を有する第1の電圧源と、前記ワード線に結合され、前記消去されたメモリセルの前記しきい値電圧を制御するために第2の電圧を有する第2の電圧源とをさらに含む、フラッシュEPROM。

IPC (6件)：

G11C 16/06 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 17/00 530 A ,  G11C 17/00 307 D ,  H01L 29/78 371

引用特許：

審査官引用 (7件)

• 特開平3-230566
  
• 特開平4-356797
  
• フラッシュ型E2 PROMの消去方法
  公報種別：公開公報   出願番号：特願平4-341328   出願人：ソニー株式会社
• 特開平3-230566
  
• 特開平4-356797
  
• 特開平3-230566
  
• 特開平4-356797