特許
J-GLOBAL ID：200903042496342534
デザインルールおよびプロセスパラメータの少なくとも一方を決定する方法、この決定方法を用いた半導体集積回路装置の製造方法、並びに、デザインルールおよびプロセスパラメータの少なくとも一方を決定するシステム
発明者：
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出願人/特許権者：
代理人 (6件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
, 箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-064592
公開番号（公開出願番号）：特開2004-030579
出願日： 2003年03月11日
公開日（公表日）： 2004年01月29日
要約：
【課題】チップ面積を小さくする一方で、最適なD.R.とプロセスパラメータとを同時に決定する方法およびシステムを提供する。【解決手段】デザインルール/プロセスパラメータ決定システム2は、D.R.テーブルに基づいて設計レイアウトデータをコンパクションするコンパクション手段8と、被コンパクションレイアウトデータのチップサイズ情報を算出するチップサイズ情報取得手段10と、プロセスパラメータに従って被コンパクションレイアウトのウェーハ上での仕上がり形状を予測する形状情報取得手段14と、予測された仕上がり形状と被コンパクションレイアウトとを比較する比較手段16と、その比較結果に基づいて被コンパクションレイアウトから危険パターンを抽出する危険パターン情報取得手段18と、チップサイズと危険パターンの両方が所定の評価条件を満たすように、デザインルールとプロセスパラメータのうち少なくとも一方を決定する決定手段20とを備える。【選択図】 図4
請求項（抜粋）：
半導体集積回路装置の回路レイアウトを設計する際に使用されるデザインルールと前記回路レイアウトをウェーハ上に形成するためのプロセスパラメータとの少なくとも一方を決定する方法であって、
規定されたデザインルールを満たすように半導体集積回路装置の設計レイアウトを圧縮するコンパクション手順と、
圧縮された設計レイアウトのチップサイズに関する情報であるチップサイズ情報を取得するチップサイズ情報取得手順と、
規定されたプロセスパラメータに従って、前記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を取得する仕上がり形状情報取得手順と、
取得された仕上がり形状と前記圧縮された設計レイアウトとを比較する比較手順と、
前記比較手順による比較結果に基づいて前記圧縮された設計レイアウトから所定の裕度を確保できないパターンである危険パターンを抽出してこの危険パターンに関する情報を取得する危険パターン情報取得手順と、
前記チップサイズ情報および前記危険パターン情報が所定の評価条件を満たすか否かを判断する評価手順と、
前記チップサイズ情報および前記危険パターン情報のうち少なくとも一つが、それぞれに与えられる評価条件を満たしていないと判断された場合に、デザインルールとプロセスパラメータのうち少なくとも一方を変更する変更手順と、
デザインルールが変更された場合に、変更されたデザインルールを前記コンパクション手順における新たなデザインルールとして規定し、プロセスパラメータが変更された場合に、変更されたプロセスパラメータを前記仕上がり形状情報取得手順における新たなプロセスパラメータとして規定する規定手順と、
を備える方法。
IPC (2件)：
FI (2件)：
G06F17/50 658B
, H01L21/82 D
5B046AA08
, 5B046BA04
, 5F064HH06
, 5F064HH09
