特許
J-GLOBAL ID：200903042496682475
縦型半導体素子及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-066829
公開番号（公開出願番号）：特開2000-260785
出願日： 1999年03月12日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 面積効率を低減させることなくIEGTを製造する方法を提供すること。【解決手段】 単結晶シリコン層45が選択的にエッチング除去されることにより、埋め込みゲート電極11、13、15、17が形成される。次に、埋め込みゲート電極間に非晶質シリコン層55が形成される。そして、固相エピタキシャル成長により非晶質シリコン層55を単結晶シリコン層57にする。
請求項（抜粋）：
埋め込みゲート電極間に第1の導電型のベース層が形成された縦型半導体素子の製造方法であって、(a)第1の導電型である第1の層及び第2の導電型である第2の層を含む積層構造において、第1のゲート絶縁膜となる第1の絶縁膜が前記第2の層上に形成される工程と、(b)前記埋め込みゲート電極となる第3の層が前記第1の絶縁膜上に形成される工程と、(c)前記第3の層が選択的にエッチング除去されることにより、前記埋め込みゲート電極が前記第1の絶縁膜上に形成される工程と、(d)第2のゲート絶縁膜が前記埋め込みゲート電極の側面に形成される工程と、(e)第1の単結晶層を含む第4の層が前記埋め込みゲート電極間に形成される工程と、(f)前記ベース層が前記第4の層中に形成される工程と、(g)第2の導電型である第5の層が前記ベース層中に形成される工程と、を備えた、縦型半導体素子の製造方法。
IPC (2件)：
FI (5件)：
H01L 29/78 658 F
, H01L 29/78 652 K
, H01L 29/78 653 C
, H01L 29/78 655 A
, H01L 29/78 658 G
