特許
J-GLOBAL ID：200903042574552630
低消費論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-271774
公開番号（公開出願番号）：特開平11-112328
出願日： 1997年10月03日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】 信号入出力用のインバータを構成するトランジスタのオフ時に流れるサブスレッショルド電流を低減し、これによってトランジスタの消費電力を低減することができる低消費論理回路を提供する。【解決手段】 トランスミッションゲートM1を通過した入力信号CLKを反転して出力し、一端が電源に接続されたインバータ10の他端と、グランドとの間に、トランスミッションゲートM1のオン/オフを制御する第1制御信号CNTに応じてオン/オフする第1トランジスタM3を接続して構成する。
請求項（抜粋）：
第1制御信号に応じて入力信号を通過/遮断するトランスミッションゲートと、一端が電源に接続され、上記トランスミッションゲートを通過した入力信号を反転して出力するインバータと、一端が上記インバータの他端と接続され、かつ他端がグランドに接続され、上記第1制御信号に応じてオン/オフする第1トランジスタとを備えた低消費論理回路。
IPC (2件)：
H03K 19/0175
, H03K 19/0948
H03K 19/00 101 F
, H03K 19/094 B
