特許
J-GLOBAL ID：200903042784020304

半導体記憶装置及びその製造方法

発明者：
中村 俊二

中村 俊二 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平8-133114
公開番号（公開出願番号）：特開平9-055484
出願日： 1996年05月28日
公開日（公表日）： 1997年02月25日
要約：
【要約】【課題】 製造歩留りを低下することなくSOI構造を有する半導体記憶装置を低価格で製造できる半導体記憶装置の構造及びその製造方法を提供する。【解決手段】 第1の拡散層と第2の拡散層とが形成された半導体層と、半導体層の一方の面側に絶縁膜を介して形成されたゲート電極とを有するトランジスタと、半導体層の一方の面側に形成されたキャパシタとを有する素子層と;半導体層の他方の面側に形成されたビット線と;半導体層の一方の面側に形成され、素子層を支持する支持基板とにより構成し、半導体層を、ビット線が延在する方向に延び、第1の拡散層と第2の拡散層を含む第1の領域と、第1の領域のゲート電極が延在する方向に位置し、第2の拡散層を含む第2の領域とにより構成し、第1の拡散層とキャパシタとを接続する第1のコンタクトホールを第1の領域に形成し、ビット線と第2の拡散層とを接続する第2のコンタクトホールを第2の領域に形成する。
請求項（抜粋）：
第1の拡散層と第2の拡散層とが形成されたシリコン層と、前記第1の拡散層と前記第2の拡散層との間の前記シリコン層の一方の面側に、絶縁膜を介して形成されたゲート電極と、前記シリコン層の前記一方の面側に形成され、前記第1の拡散層に蓄積電極が接続されたキャパシタと、前記シリコン層の他方の面側に形成され、前記第2の拡散層に接続されたビット線とを有することを特徴とする半導体記憶装置。
IPC (7件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/12 ,  H01L 29/786 ,  H01L 21/336
FI (6件)：
H01L 27/10 621 B ,  H01L 27/12 B ,  H01L 27/04 C ,  H01L 27/10 671 C ,  H01L 29/78 613 B ,  H01L 29/78 627 D
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (18件)
  • 特開平4-225276
  • 特開平4-225276
  • 特開平4-225276
全件表示

前のページに戻る

TOP

BOTTOM