特許
J-GLOBAL ID：200903042888067566
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-053732
公開番号（公開出願番号）：特開平5-182474
出願日： 1992年03月12日
公開日（公表日）： 1993年07月23日
要約：
【要約】【目的】書込みベリファイ機能を有するNANDセル型のEEPROMを提供することを目的とする。【構成】半導体基板上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板の間の電荷の授受により電気的書替えを可能としたメモリセルが複数個ずつ直列接続されてNANDセルを構成してマトリクス配列されたメモリセルアレイを有するEEPROMにおいて、データ書込み時選択されたNANDセル内の各メモリセルの制御ゲートに第1の書込みベリファイ電位を順次印加してデータ読出しを行って書込み不足状態を確認する機能と、第2の書込みベリファイ電位を選択メモリセルの制御ゲートに印加してデータ読出しを行って書込み過剰状態を確認する機能とを有する書込みベリファイ制御回路を備えた。
請求項（抜粋）：
半導体基板上に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板の間の電荷の授受により電気的書替えを可能としたメモリセルが複数個ずつ直列接続されてNANDセルを構成してマトリクス配列されたメモリセルアレイを有する不揮発性半導体記憶装置において、データ書込みがなされたNANDセル内の選択メモリセルもしくは選択ワード線に繋がる1ページの全てのメモリセルまたは少なくとも1つ以上の選択NANDセルの制御ゲートに第1の書込みベリファイ電位を印加したデータ読出し動作と、NANDセル内の前記選択メモリセルもしくは選択ワード線に繋がる1ページの全てのメモリセルまたは少なくとも1つ以上の選択NANDセルの制御ゲートに第2の書込みベリファイ電位を印加したデータ読出し動作によりデータ書込み状態を確認する書込みベリファイ制御回路を有する、ことを特徴とする不揮発性半導体記憶装置。
引用特許：
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