半導体装置の製造方法、半導体装置、及び電子機器

発明者： ,
出願人/特許権者：
代理人 (3件)：上柳雅誉 , 須澤修 , 宮坂一彦
公報種別：公開公報
出願番号（国際出願番号）：特願2007-181782
公開番号（公開出願番号）：特開2009-021320
出願日： 2007年07月11日
公開日（公表日）： 2009年01月29日
要約：

【課題】CMOSトランジスタを形成する場合、NMOSトランジスタのソース/ドレイン領域とPMOSトランジスタのソース/ドレイン領域とは別々の露光工程を用いて形成されており、NMOSトランジスタとPMOSトランジスタの少なくとも片方のMOSトランジスタの特性が低下する頻度は増える。よってCMOSトランジスタの特性がばらつくという課題がある。【解決手段】各々厚みが異なる第1レジスト層41、第2レジスト層42、第3レジスト層43を用い、PMOS領域44のソース/ドレイン領域44sdと、NMOS領域45のソース/ドレイン領域45sdとを、同一のレジストマスクを用いて形成する。1度のフォトリソグラフ工程で、ソース/ドレイン領域44sdと45sdを形成することができる。そのため、位置合わせ工程でのずれに起因する性能の低下が抑えられ、高性能な半導体装置の製造方法を提供することができる。【選択図】図7

請求項（抜粋）：

(1)絶縁体上に半導体層を有してなる基板の、第1トランジスタのチャネル領域を含む第1領域を覆う第1レジスト層と、前記第1レジスト層よりも薄い層厚を有してなり、前記第1トランジスタの第1LDD領域又は、第1ソース/ドレイン領域が割り当てられてなる第2領域を覆う第2レジスト層と、第2トランジスタのチャネル領域を含む第1領域を覆う第1レジスト層と、前記第2レジスト層よりも薄い層厚を有してなり、前記第2トランジスタの第2LDD領域又は、第2ソース/ドレイン領域が割り当てられる第3領域を覆う第3レジスト層と、を形成する工程と、 (2)前記半導体層に取り込まれることで第1導電型を示す第1不純物の添加は、前記第1領域では前記第1レジスト層により阻止され、かつ前記第2領域及び前記第3領域では行われる条件を満たすべく、前記第1領域と比べ、前記第2領域及び前記第3領域に、より高い比率で前記第1不純物が注入されるよう設定し、イオン注入を行う工程と、 (3)前記半導体層に取り込まれることで第2導電型を示す第2不純物の添加は、前記第1領域及び前記第2領域では前記第1レジスト層及び前記第2レジスト層により阻止され、かつ前記第3領域では行われる条件を満たすべく、前記第1領域及び前記第2領域と比べ、前記第3領域に、より高い比率で前記第2純物が注入されるように設定し、かつ前記第2領域が第1導電型を示し、前記第3領域が第2導電型を示す量のイオン注入を行う工程と、を当該順に含むことを特徴とする半導体装置の製造方法。

IPC (8件)：

H01L 29/786 , H01L 21/336 , H01L 27/08 , H01L 21/823 , H01L 27/092 , H01L 21/266 , H01L 21/027 , G03F 7/20

FI (7件)：

H01L29/78 613A , H01L29/78 616A , H01L27/08 331E , H01L27/08 321E , H01L21/265 M , H01L21/30 573 , G03F7/20 521

Fターム (36件)：

5F046NA05 , 5F046NA09 , 5F046NA13 , 5F048AA09 , 5F048AC04 , 5F048BA16 , 5F048BC06 , 5F048BC16 , 5F048BE08 , 5F048BG07 , 5F110AA16 , 5F110AA30 , 5F110BB02 , 5F110BB04 , 5F110CC02 , 5F110DD02 , 5F110DD05 , 5F110DD13 , 5F110GG02 , 5F110GG12 , 5F110GG13 , 5F110GG15 , 5F110GG25 , 5F110GG45 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HJ30 , 5F110HM15 , 5F110NN03 , 5F110NN23 , 5F110NN24 , 5F110NN72 , 5F110NN73 , 5F110PP03 , 5F110QQ01

引用特許：

出願人引用 (1件)

半導体装置、半導体装置の製造方法、並びに電気光学装置
公報種別：公開公報出願番号：特願2005-117115 出願人：セイコーエプソン株式会社

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