特許
J-GLOBAL ID：200903042988556017
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平6-156927
公開番号（公開出願番号）：特開平8-031180
出願日： 1994年07月08日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 電源電圧、温度、および製造プロセスのばらつきの影響を受けずに、高速にデータをマイクロプロセッサ(MPU)に供給できる半導体記憶装置を提供する。【構成】 半導体チップ1内のアドレスバッファ3から出力バッファ9までの各内部回路には、チップ内に内蔵するPLL20から順次位相がずれて発生する制御信号Φ1〜Φ7が接続される。PLLは制御信号の位相を温度や電源電圧の変動によらず一定に制御できる。この制御信号により、各内部回路はプリチャージ又はイコライズを行ない、その後信号の増幅を順次行う。従って、動作サイクル時間をアクセス時間よりも高速化すると共にアクセス時間を一定にできる。
請求項（抜粋）：
アドレス信号を取り込みラッチするアドレスバッファと、アドレスバッファからのアドレス信号をデコードするデコーダと、デコーダ出力を増幅してワード線を駆動するワードドライバと、ワード線によって選択されたメモリセル内の信号を取り出すデータ線と、データ線の信号を検出するセンスアンプと、センスアンプで検出した信号を増幅するメインアンプと、メインアンプで増幅された信号を外部へデータとして出力する出力バッファとを少なくとも具備し、外部から入力されるクロック信号に同期してアドレス入力及びデータ信号の出力を行う同期式の半導体記憶装置において、外部クロック信号に同期して位相の異なる複数の制御信号を発生する制御信号発生回路を内蔵する制御回路を有し、少なくともアドレスバッファ、デコーダ、データ線、センスアンプ、メインアンプ及び出力バッファに対し、信号の流れに沿って前記位相の異なる複数の制御信号のうちの位相の早いものから順にそれぞれに制御信号を接続配置し、予め前記アドレスバッファ及びデコーダのプリチャージと、データ線、センスアンプ、メインアンプ及び出力バッファのイコライズとをそれぞれの制御信号により所定時間行い、かつ、前記アドレスバッファへのアドレス信号の入力から対応するデータを外部へ出力する前記出力バッファまでの各回路をそれぞれの前記所定時間後に順次所要時間実行するように構成したことを特徴とする半導体記憶装置。
IPC (4件)：
G11C 11/413
, G06F 12/08
, G11C 11/41
, G11C 11/407
G11C 11/34 J
, G11C 11/34 Z
, G11C 11/34 354 C
