特許

J-GLOBAL ID：200903043102363635

冗長性実施回路

発明者： ヒュー、マッキンタイアー
出願人/特許権者： エスジーエス-トムソン、マイクロエレクトロニクス、リミテッド
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-214493
公開番号（公開出願番号）：特開平8-087900
出願日： 1995年08月23日
公開日（公表日）： 1996年04月02日
要約：

【要約】【課題】 迅速にテストされるとともにレイアウトのルートに要求される接続数を最少にする冗長性実施回路に関する。【解決手段】 冗長性実施回路は冗長メモリ位置を特定するアドレスのアドレスビットを格別に格納する1組のメモリセル、およびメモリセルに格納されるアドレスビットと入力アドレスビットとを比較するように各別に接続される1組のコンパレータ回路とを備えている。テストモード中に、スイッチは、メモリセルの出力を入力アドレスビットを供給する冗長アドレスラインに選択的に接続する。通常モードにおいて、冗長アドレスラインドライバが冗長アドレスラインに入力アドレスビットを供給するために活性化され、テストモードにおいてテストライン出力ドライバがテストパスにテスト信号を供給するために冗長アドレスラインを用いて冗長アドレスラインに接続される。このような構成によりメモリチップが必要とするワイヤ数を減少する。

請求項（抜粋）：

冗長メモリ位置を特定するアドレスのアドレスビットを格納するメモリセルと、前記メモリセルに格納されたアドレスビットと冗長アドレスラインに供給される入力アドレスビットとを比較ように接続されたコンパレータ回路と、テストモード中に前記メモリセルの出力を前記冗長アドレスラインに選択的に接続するスイッチと、通常モードにおいて入力アドレスビットを前記冗長アドレスラインに供給するために活性化される冗長アドレスラインドライバと、前記冗長アドレスラインドライバが活性化されていないときに前記冗長アドレスライン上の信号をテストパスにドライブするためにテストモードにおいて前記冗長アドレスラインに接続できるようにしたテストライン出力ドライバと、を備えたことを特徴とする冗長性実施回路。

IPC (3件)：

G11C 29/00 301 ,  G01R 31/28 ,  G11C 16/06

FI (2件)：

G01R 31/28 B ,  G11C 17/00 309 F

引用特許：

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-041166   出願人：三菱電機株式会社
• 特開平3-059895
  
• 特開平4-026999
  
• 特開平3-276498