SOI構造のMOS型半導体装置及びその設計方法

発明者：
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-276732
公開番号（公開出願番号）：特開2002-094067
出願日： 2000年09月12日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】ボディ電圧の変動をふらつかせず、より一定に保つことができるボディコンタクト領域付き部分空乏型SOI-MOSFETの設計方法を提供する。【解決手段】シリコン層におけるボディコンタクト領域とソース・ドレイン領域とを分離する分離領域と、その上に形成されるゲート電極との間の接合容量が、チャネル領域内の空乏化しない領域であるボディ電圧の変動の要因となることに着目し、ボディ電圧と、接合容量の決定要素である分離領域の寸法との関係を求める。そして、その関係に基づいて、ボディ電圧の変動を抑制できる最適な接合容量に対応する分離領域の寸法を決定する。

請求項（抜粋）：

長さ方向に第一の長さ、前記長さ方向に直交する幅方向に第一の幅を有するチャネル領域と、前記チャネル領域の長さ方向の一方側に隣接して形成され、第二の長さと前記第一の幅を有するソース領域と、前記チャネル領域の長さ方向の他方側に隣接して形成され、前記第二の長さと前記第一の幅を有するドレイン領域と、前記チャネル領域の幅方向の一方側に、前記チャネル領域、前記ソース領域及び前記ドレイン領域と離れて形成されるボディコンタクト領域と、前記ボディコンタクト領域と前記チャネル領域、前記ドレイン領域及び前記ソース領域との間に前記各領域と隣接して形成され、第二の幅を有する分離領域と、前記チャネル領域と前記分離領域との上に形成されるゲート電極とを備えるSOI構造のMOS型半導体装置の設計方法において、前記チャネル領域内の空乏化しない領域であるボディ領域の電圧と、前記分離領域の寸法との関係を求め、当該関係に基づいて、前記分離領域の寸法を決定することを特徴とするSOI構造のMOS型半導体装置の設計方法。

IPC (4件)：

H01L 29/786 , H01L 29/00 , H01L 29/78 , H01L 21/336

FI (7件)：

H01L 29/00 , H01L 29/78 624 , H01L 29/78 301 Z , H01L 29/78 301 R , H01L 29/78 622 , H01L 29/78 626 Z , H01L 29/78 626 B

Fターム (16件)：

5F040DA01 , 5F040DA30 , 5F040DB01 , 5F040DB03 , 5F040DC01 , 5F040EB12 , 5F040EK00 , 5F110AA15 , 5F110AA25 , 5F110AA30 , 5F110CC02 , 5F110DD05 , 5F110DD22 , 5F110GG02 , 5F110GG12 , 5F110QQ01

引用特許：

審査官引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願平7-263096 出願人：三菱電機株式会社

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