特許

J-GLOBAL ID：200903043235223321

半導体装置およびその製造方法

発明者： 高橋 剛
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-256218
公開番号（公開出願番号）：特開2001-085514
出願日： 1999年09月09日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】SOI型素子分離構造を有する半導体装置について、素子面積はそのままで、動作信頼性を損なうことなく、若干のプロセス変更のみで全体の高速性能を高める。【解決手段】基板2上に埋込絶縁層3を介して形成された半導体層4内に、それぞれ素子分離絶縁層により周囲を囲まれ形成され、かつ、半導体層4の一部に空乏化されない中性領域4cを備える複数の絶縁ゲート電界効果トランジスタを有する。素子分離絶縁層は、半導体層4の表面から埋込絶縁層3に達した第1領域(高速回路ブロックの素子分離絶縁層5)と、埋込絶縁層3に達していない第2領域(低速回路ブロックの素子分離絶縁層6)とに区分されている。素子分離絶縁層6に周囲を囲まれてコンタクト6aが形成され、コンタクト6aを介して近隣の中性領域4cと電気的に接続する電極14が設けられている。

請求項（抜粋）：

基板上に埋込絶縁層を介して形成された半導体層と、当該半導体層内に、それぞれ素子分離絶縁層により周囲を囲まれて形成され、かつ、半導体層の一部に空乏化されない中性領域を備える複数の絶縁ゲート電界効果トランジスタとを有し、上記素子分離絶縁層は、近接する上記半導体層の中性領域を電位固定するか否かに応じて、上記半導体層の表面から上記埋込絶縁層に達した第1領域と、上記半導体層の表面から上記埋込絶縁層に達していない第2領域とに区分されている半導体装置。

IPC (3件)：

H01L 21/762 ,  H01L 27/08 331 ,  H01L 29/786

FI (4件)：

H01L 21/76 D ,  H01L 27/08 331 A ,  H01L 29/78 621 ,  H01L 29/78 626 B

Fターム (43件)：

5F032AA06 ,  5F032AA07 ,  5F032AA44 ,  5F032AA45 ,  5F032AA67 ,  5F032AC01 ,  5F032BA03 ,  5F032CA17 ,  5F032DA23 ,  5F032DA30 ,  5F032DA33 ,  5F032DA43 ,  5F032DA60 ,  5F032DA71 ,  5F048AA00 ,  5F048AA04 ,  5F048AA07 ,  5F048AC01 ,  5F048BA09 ,  5F048BA16 ,  5F048BB05 ,  5F048BB14 ,  5F048BC06 ,  5F048BF17 ,  5F048BG07 ,  5F048BG14 ,  5F048BH07 ,  5F110AA01 ,  5F110AA15 ,  5F110CC02 ,  5F110DD05 ,  5F110DD22 ,  5F110DD24 ,  5F110EE09 ,  5F110EE32 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110HM15 ,  5F110QQ04 ,  5F110QQ11 ,  5F110QQ17

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平3-274136   出願人：株式会社東芝
• 特開昭61-220371