特許
J-GLOBAL ID：200903043341520475

走査回路

発明者：
浅田 秀樹

浅田 秀樹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-030658
公開番号（公開出願番号）：特開平7-239676
出願日： 1994年02月28日
公開日（公表日）： 1995年09月12日
要約：
【要約】【目的】クロック信号遅延を大幅に低減することにより、大面積で高解像度の液晶ディスプレイ、密着型イメージセンサに対応できる走査回路を提供する。【構成】この走査回路は、前段からの信号をクロック信号φに制御されて次段へ遅延転送する単相クロック制御型インバータ101および111と、その出力信号およびクロック信号φが供給される2入力論理ゲート回路(奇数段目はNOR、偶数段目はNAND)と、これらの論理ゲート回路102および112の出力を走査パルス信号として出力する出力バッファ回路20および21とからなる。2N-1段目の出力信号は入力信号に対して、2N段目の出力信号は2N-1段目の出力信号に対してそれぞれクロック信号φの1周期分遅れて出力され、かつ2N-1段目の出力信号はクロック信号φの立下り、2N段目の出力信号はクロック信号φの立上りのタイミングにそれぞれ同期して出力される。
請求項（抜粋）：
前段から供給される所定のパルス信号をクロック信号に同期させて遅延転送するパルス遅延転送回路が複数個カスケード接続されるとともに前記パルス遅延転送回路のそれぞれの出力信号が出力バッファ回路を介して並列出力される走査回路において、前記パルス遅延転送回路が1相のクロック信号でのみ制御される単相クロック制御型CMOSインバータを含んでなることを特徴とする走査回路。
IPC (3件)：
G09G 3/36 ,  G02F 1/133 550 ,  G09G 3/20
引用特許：
審査官引用 (2件)

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