特許
J-GLOBAL ID：200903043554726700
半導体装置
発明者：
,
出願人/特許権者：
代理人 (3件)：
伊藤 洋二
, 三浦 高広
, 水野 史博
公報種別：公開公報
出願番号（国際出願番号）：特願2007-015181
公開番号（公開出願番号）：特開2008-182106
出願日： 2007年01月25日
公開日（公表日）： 2008年08月07日
要約：
【課題】ESD耐量を確保できるLDMOSを備えた半導体装置を提供する。【解決手段】トレンチ4内に絶縁膜5を介してドープトPoly-Si6を配置し、このドープトPoly-Si6がゲート電極12と連結されるようにする。このような構造により、サージが印加されたときに、ゲート電極12にゲート電位を持たせることができ、チャネル領域をオンさせられるため、n+型ドレイン領域10とn+型ソース領域9との間で電流が流れ易くなるようにできる。これにより、サージ電流によりLDMOSが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ4内に埋め込まれたドープトPoly-Si6の不純物濃度を調整し、この抵抗値を変化させることで、ESD耐量を制御することも可能となり、ESD耐量を確保することが可能となる。【選択図】図1
請求項（抜粋）：
半導体層(1)を有した基板(1〜3)と、
前記半導体層(1)の表層部に形成された第1導電型のドレインドリフト領域(7)と、
前記ドレインドリフト領域(7)内に形成されたトレンチ(4)と、
前記トレンチ(4)の内壁面に形成されたトレンチ絶縁膜(5)と、
前記トレンチ絶縁膜(5)を介して前記トレンチ(4)内に配置されたドープトPoly-Si(6)と、
前記半導体層(1)の表層部において、前記ドレインドリフト領域(7)と接するように形成された第2導電型のチャネル領域(8)と、
前記チャネル領域(8)の表層部に形成された第1導電型のソース領域(9)と、
前記ドレインドリフト領域(7)を挟んで前記ソース領域(9)と反対側において、前記半導体層(1)の表層部に形成された第1導電型のドレイン領域(10)と、
前記チャネル領域(8)の表面に形成されたゲート絶縁膜(11)と、
前記ゲート絶縁膜(11)の表面に形成されていると共に、前記ドープトPoly-Si(6)に連結されたゲート電極(12)と、
前記ソース領域に接続されたソース電極(13)と、
前記ドレイン領域に接続されたドレイン電極(14)とを備えてなることを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L29/78 616T
, H01L29/78 301V
, H01L29/78 301D
5F110AA22
, 5F110BB12
, 5F110DD05
, 5F110EE08
, 5F110FF02
, 5F110FF12
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110GG22
, 5F110GG52
, 5F110HJ13
, 5F110HJ22
, 5F110HM02
, 5F110HM12
, 5F110HM14
, 5F110QQ17
, 5F140AA38
, 5F140AC21
, 5F140AC36
, 5F140BA01
, 5F140BB05
, 5F140BB06
, 5F140BC06
, 5F140BC17
, 5F140BD05
, 5F140BD19
, 5F140BE07
, 5F140BF01
, 5F140BF04
, 5F140BF43
, 5F140BF44
, 5F140BF52
, 5F140BH02
, 5F140BH15
, 5F140BH17
, 5F140BH30
, 5F140BH41
, 5F140BH42
, 5F140BH45
, 5F140BH47
, 5F140BK13
, 5F140BK20
, 5F140BK25
, 5F140CD08
