特許

J-GLOBAL ID：200903043772015255

半導体集積回路装置およびその製造方法

発明者： 中村 吉孝 ,  浅野 勇 ,  太田 裕之 ,  山田 悟
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-025228
公開番号（公開出願番号）：特開2001-217407
出願日： 2000年02月02日
公開日（公表日）： 2001年08月10日
要約：

【要約】【課題】 ルテニウム等貴金属材料を下部電極に用いた場合の、下部電極の機械的強度を向上し、下部電極加工の際、あるいは、キャパシタ絶縁膜形成の際のバリア膜に要求される耐酸化性、耐スパッタリング性の問題を回避する。【解決手段】 プラグ39上にバリア膜40を形成後、シリコン酸化膜34上にシリコン窒化膜41、シリコン酸化膜42を順次堆積し、シリコン酸化膜42およびシリコン窒化膜41をエッチングして孔43を形成する。この孔43を埋め込むルテニウム膜を堆積し、孔43以外のシリコン酸化膜42上のルテニウムを除去して孔43内にルテニウムからなる下部電極45を形成する。その後シリコン酸化膜43を除去し、キャパシタ絶縁膜であるBST膜を堆積し、酸化性雰囲気で熱処理する。

請求項（抜粋）：

メモリセル毎に設けられた情報蓄積容量素子用の第1電極と、前記第1電極に対向して形成された第2電極と、前記第1および第2電極間に形成された容量絶縁膜とを含む半導体集積回路装置であって、前記第1電極は筒形状で形成され、その全体または表面が金属または金属化合物で構成され、前記容量絶縁膜が高誘電体層または強誘電体層からなり、前記第1電極の下部が絶縁膜に埋め込まれていることを特徴とする半導体集積回路装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 621 Z ,  H01L 27/10 651

Fターム (42件)：

5F083AD10 ,  5F083AD31 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083GA25 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA35 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA03 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA19 ,  5F083MA20 ,  5F083PR03 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR10 ,  5F083PR12 ,  5F083PR21 ,  5F083PR22 ,  5F083PR23 ,  5F083PR33 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA28

引用特許：

審査官引用 (4件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-185263   出願人：富士通株式会社
• 半導体集積回路装置およびその製造方法ならびにその製造装置
  公報種別：公開公報   出願番号：特願平9-172684   出願人：株式会社日立製作所
• 下部電極上に選択的保護膜パタ-ンを具備する半導体装置のキャパシタ及びその製造方法
  公報種別：公開公報   出願番号：特願平9-231228   出願人：三星電子株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-053219   出願人：株式会社東芝