キャッシュメモリ

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-036094
公開番号（公開出願番号）：特開2001-273193
出願日： 2001年02月13日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】速い動作速度を有すると同時に、電力消費を低減させ得るキャッシュメモリを提供すること。【解決手段】キャッシュメモリは、M(M<N)個のキャッシュメモリユニットと、このキャッシュメモリユニットのうち一つを活性化させるユニット選択デコーダを含む。キャッシュメモリユニットの各々は、N/M個のセットを含み、K個のウェイが一つのセット内に構成され、そして、前記ウェイに各々接続されたマッチラインを含むタグアレイ、N/M個のセットを含み、前記マッチラインと各々接続されたK個のウェイが一つのセット内に構成されるデータアレイ、前記タグアレイのN/M個のセットのうち一つを選択するセット選択デコーダ及び前記タグアレイのセットに各々対応し、タグアレイの選択されたセット内に構成されたK-ウェイのうち一つ又は全部を選択するウェイ選択デコーダを含む。

請求項（抜粋）：

K(4)-ウェイ N(64)-セットで構成されるキャッシュメモリにおいて、前記キャッシュメモリはM(M<N)(4)個のキャッシュメモリユニットと、ユニット選択アドレスに応じて前記キャッシュメモリユニットのうち一つを活性化させるためのユニット選択信号を発生させるユニット選択デコーダとを含み、前記キャッシュメモリユニットの各々は、N/M(16)個のセットを含み、K個のウェイが一つのセット内に構成され、そして、前記ウェイに各々接続されたマッチラインを含むタグアレイと、N/M(16)個のセットを含み、前記マッチラインと各々接続されたK個のウェイが一つのセット内に構成されるデータアレイと、セット選択アドレスに応じて前記タグアレイのN/M個のセットのうち一つを選択するためのセット選択信号を発生させるセット選択デコーダと、前記タグアレイのセットに各々対応し、対応するセット選択信号に応じてイネーブルされ、そして、モード信号とウェイ選択アドレスに応じて対応するセット内に構成されたK-ウェイのうち一つ又は全部を選択するためのウェイ選択信号を発生させるウェイ選択デコーダとを含み、前記タグアレイは前記ウェイ選択信号によって選択されたウェイに貯蔵されているタグアドレスと外部から入力されるタグアドレスを比較して一致するウェイと接続されたマッチラインを第1電圧レベルに活性化させ、前記データアレイは活性化されたマッチラインと接続されたウェイに貯蔵されているデータを出力することを特徴とするキャッシュメモリ。

IPC (5件)：

G06F 12/08 553 , G06F 12/08 511 , G06F 12/08 579 , G11C 11/41 , G11C 15/04 631

FI (5件)：

G06F 12/08 553 B , G06F 12/08 511 E , G06F 12/08 579 , G11C 15/04 631 B , G11C 11/34 Z

引用特許：

審査官引用 (3件)

メモリ構成方式
公報種別：公開公報出願番号：特願平6-232465 出願人：日本電気株式会社
特開昭63-197083
特開昭55-157182

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