特許
J-GLOBAL ID：200903043969828770

薄膜デバイス、薄膜デバイスの製造方法、集積回路、マトリクス装置、電子機器

発明者：
奥山 智幸

奥山 智幸 について

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木村 睦

木村 睦 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について

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学校法人 龍谷大学

学校法人 龍谷大学 について


代理人 (3件)： 稲葉 良幸 ,  田中 克郎 ,  大賀 眞司
公報種別：公開公報
出願番号（国際出願番号）：特願2004-333382
公開番号（公開出願番号）：特開2006-147712
出願日： 2004年11月17日
公開日（公表日）： 2006年06月08日
要約：
【課題】複数の薄膜素子層の相互間の良好な接合状態を確保し、かつ各層の相互間の電気的接続を容易にすること。 【解決手段】薄膜デバイスは、第1の薄膜素子層(13)と、第1の電極端子(16)と、第1の非導通端子(17)と、第2の薄膜素子層(23)と、第2の電極端子(26)と、第2の非導通端子(27)と、を含む。第2の電極端子と第2の非導通端子は、それぞれ、第2の薄膜素子層を貫通する貫通部と、第2の薄膜素子層の上面、下面にそれぞれ露出する上側露出部及び下側露出部と、を備える。第1の電極端子及び第1の非導通端子のそれぞれと、第2の電極端子及び第2の非導通端子のそれぞれの下側露出部とを接合することにより、第1及び第2の薄膜素子層の相互間の電気的接合及び物理的接合が図られる。【選択図】 図1
請求項（抜粋）：
薄膜素子を含む薄膜素子層を積層してなる薄膜デバイスであって、 所定面上に形成された第1の薄膜素子層と、 前記第1の薄膜素子層の上側に形成され、前記第1の薄膜素子層と電気的に接続される第1の電極端子と、 前記第1の薄膜素子層の上側に形成され、前記第1の薄膜素子層とは電気的に接続されない第1の非導通端子と、 前記第1の電極端子及び前記第1の非導通端子の上側に形成された第2の薄膜素子層と、 前記第2の薄膜素子層を貫通する貫通部と、前記第2の薄膜素子層の上面に露出する上側露出部と、前記第2の薄膜素子層の下面に露出する下側露出部と、を備え、前記第2の薄膜素子層と電気的に接続される第2の電極端子と、 前記第2の薄膜素子層を貫通する貫通部と、前記第2の薄膜素子層の上面に露出する上側露出部と、前記第2の薄膜素子層の下面に露出する下側露出部と、を備え、前記第2の薄膜素子層とは電気的に接続されない第2の非導通端子と、 を含み、 前記第1の電極端子及び前記第1の非導通端子のそれぞれと、前記第2の電極端子及び前記第2の非導通端子のそれぞれの前記下側露出部とを接合することにより、前記第1及び第2の薄膜素子層の相互間の電気的接合及び物理的接合を図るように構成された、薄膜デバイス。
IPC (8件)：
H01L 23/522 ,  H01L 21/768 ,  H01L 27/00 ,  H01L 27/12 ,  H01L 21/02 ,  H01L 23/52 ,  H01L 21/336 ,  H01L 29/786
FI (6件)：
H01L21/90 Z ,  H01L27/00 301B ,  H01L27/12 B ,  H01L27/12 C ,  H01L29/78 627D ,  H01L29/78 613Z
Fターム (27件)：
5F033GG03 ,  5F033GG04 ,  5F033HH13 ,  5F033NN40 ,  5F033PP15 ,  5F033PP19 ,  5F033QQ31 ,  5F033QQ48 ,  5F033RR04 ,  5F033SS08 ,  5F033SS11 ,  5F033UU03 ,  5F033VV03 ,  5F033VV15 ,  5F033XX01 ,  5F033XX13 ,  5F033XX23 ,  5F033XX28 ,  5F110AA30 ,  5F110BB01 ,  5F110BB11 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD25 ,  5F110QQ16 ,  5F110QQ19
引用特許：
出願人引用 (1件) 審査官引用 (2件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2003-033194   出願人：株式会社半導体エネルギー研究所
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平6-313481   出願人：テキサスインスツルメンツインコーポレイテツド

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